技术领域
[0001] 本
发明涉及一种自组通信网络的全网自校准时钟同步方法，属于自组网络技术领域。
背景技术
[0002] 自组网络尤其是当前低压台区HPLC自组网络中时钟同步存在如下几个问题：1)误差累积严重，由于时钟源产生方式、
硬件精度、环境等各种因素，在系统运行过程中每个节点因各自的时钟源会产生不同的误差，并且该误差会不断累积；2)时钟精度保持时间短，由于存在累积误差，同步完的时钟不能保持很长时间，随时间的增加，各节点时钟会向主节点时钟一侧发散；3)同步
频率高，由于时钟精度保持时间短，为了保持系统的时效性就必须不断的同步各节点的时钟，造成了不必要的浪费，降低了有效数据通信的效率。
[0003] 闭环自校准时钟同步方法目前还没有应用于自组网络的时钟同步，通常实现网络内时钟同步原理是使用主节点发起带时间戳的同步指令，网络内各从节点接收该时间戳并以该时间戳取代当前时间，实现整个网络内的时钟同步。这种方案由于各节点的指令处理速度不同以及硬件时钟源的误差不等，各节点之间的时间差会随时间的推移产生很大的误差，并需要高频率的同步来实现网络内的时钟一致性，造成网络通信负担增大，有效数据通信能
力下降。
[0004] 因此需要一种方案，在不改变当前硬件环境下能够高精度的同步HPLC网络内部各节点的时钟，并且各从节点的时钟源误差能够自动修正接近到主节点的时钟源误差，降低运行累积误差以及同步时钟的频率，提高HPLC网络运行效率，这也是HPLC网络数据交换的
基础。
发明内容
[0005] 本发明旨在解决目前常规方案需要频繁对时而降低了有效数据的通信效率的问题，提出能够应用于当前自组网络中的全网自校准时钟同步方法，提高网络运行效率。
[0006] 为解决上述技术问题，本发明采用了以下技术方案：
[0007] 一方面，本发明提供了一种自组网络自校准时钟同步方法，其特征在于，所述自组网络包括网络主节点和从节点，每一个节点为所述自组网络的组网设备，该方法包括：
[0008] 所述
子节点接收主节点下发的时钟冻结
信号，子节点根据接收到的时钟冻结信号冻结本端当前时间并确定冻结时间；
[0009] 所述子节点接收主节点下发的同步时间信号，所述同步时间信号包括主节点下发时钟冻结信号时冻结的主节点当前时间，所述子节点根据主节点下发时钟冻结信号时冻结的主节点当前时间与本端的冻结时间之间的时间差值校正时间。
[0010] 进一步地，所述子节点根据主节点下发时钟冻结信号时冻结的主节点当前时间与本端的冻结时间之间的时间差值校正时间的方法如下：
[0011] 将所述时间差值输入PID
控制器，根据增量式PID
算法调节输出时钟源增量，并根据输出的时钟源增量调节本端时间。
[0012] 进一步地，所述增量式PID算法通过如下公式调节输出时钟源增量：
[0013]
[0014] 其中Kp*et为比例控制器， 为积分控制器， 为微分控制器，Kp为比例项，Ki为
积分项，Kd为微分项，et表示时间的误差。
[0015] 第二方面，本发明提供了一种自组网络自校准时钟同步方法，其特征在于，所述自组网络包括网络主节点和从节点，每一个节点为所述自组网络的组网设备，该方法包括：
[0016] 所述主节点给子节点下发时钟冻结信号，以使得所述子节点根据接收到的时钟冻结信号冻结本端当前时间并确定冻结时间；
[0017] 所述主节点给子节点下发同步时间信号同时冻结本端当前时间，所述同步时间信号包括主节点下发时钟冻结信号时冻结的主节点当前时间，以使得所述子节点根据主节点下发时钟冻结信号时冻结的主节点当前时间与本端的冻结时间之间的时间差值校正时间。
[0018] 第三方面，本发明提供了一种自组网络中的从节点，其特征在于，所述自组网络还包括网络主节点，每一个节点为所述自组网络的组网设备，所述子节点包括：接收单元、时钟冻结单元和时钟源误差自校准单元；
[0019] 所述接收单元，用于接收所述主节点下发的时钟冻结信号的时钟冻结信号；
[0020] 所述时钟冻结单元，用于根据所述时钟冻结信号冻结本端时间并确定冻结时间；
[0021] 所述接收单元，还用户接收所述主节点下发的同步时间信号，所述同步时间信号包括节点下发同步时间信号时冻结的主节点当前时间；
[0022] 所述时钟源误差自校准单元，用于根据主节点下发时钟冻结信号时冻结的主节点当前时间与冻结时间之间的时间差值校正时间。
[0023] 进一步地，所述子节点根据主节点下发时钟冻结信号时冻结的主节点当前时间与本端的冻结时间之间的时间差值校正时间的方法如下：
[0024] 将所述时间差值输入PID控制器，根据增量式PID算法调节输出时钟源增量，并根据输出的时钟源增量调节本端时间。
[0025] 再进一步地，所述增量式PID算法通过如下公式调节输出时钟源增量：
[0026]
[0027] 其中Kp*et为比例控制器， 为积分控制器， 为微分控制器，Kp为比例项，Ki为积分项，Kd为微分项，et表示时间的误差。
[0028] 第四方面，一种自组网络中的主节点，其特征在于，所述自组网络还包括网络从节点，每一个节点为所述自组网络的组网设备，所述主节点包括：
[0029] 第一发送单元和第二发送单元；
[0030] 所述第一发送单元，用于向子节点发送时钟冻结信号同时冻结本端当前时间，以使得所述子节点根据接收到的时钟冻结信号冻结本端当前时间并确定冻结时间；
[0031] 所述第二发送单元，用于向子节点发送同步时间信号，所述同步时间信号包括主节点下发时钟冻结信号时冻结的主节点当前时间，以使得所述子节点根据主节点下发时钟冻结信号时冻结的主节点当前时间与本端的冻结时间之间的时间差值校正时间。
[0032] 第五方面，本发明提供了一种自校准时钟同步自组网络系统，其特征在于，所述系统包括主节点和从节点，每一个节点为所述自组网络的组网设备，所述主节点和从节点用于组成所述自组网络系统的层级结构；其中，所述主节点，用于向其子节点发送时钟冻结信号；
[0033] 所述子节点，用于根据接收到的时钟冻结信号冻结本端当前时间并确定冻结时间；
[0034] 所述主节点，还用户向其子节点发送同步时间信号，所述同步时间信号包括主节点下发时钟冻结信号时冻结的主节点当前时间；
[0035] 所述子节点还用户根据接收到的主节点下发时钟冻结信号时冻结的主节点当前时间与本端的冻结时间之间的时间差值校正时间。
[0036] 进一步地，所述子节点还用于确定当所述系统层级结构大于2级时，将所述子节点确定为主节点。
[0037] 进一步地，所述子节点根据主节点下发时钟冻结信号主节点下发时钟冻结信号时冻结的主节点当前时间时间与本端的冻结时间之间的时间差值校正时间的方法如下：
[0038] 将所述时间差值输入PID控制器，根据增量式PID算法调节输出时钟源增量，并根据输出的时钟源增量调节本端时间。
[0039] 本发明所取得的有益技术效果：
[0040] 该发明能够通过每一次的校时机制将从节点的时钟源校准到主节点的时钟源附近，从而使得从节点的时间能够和主节点的时间在很长一段时间内保持同步，而现有的对时技术仅仅校准时间，在时钟源的误差下系统运行一段时间，系统时间已经和主节点的时间偏差很大，这就需要频繁的对时来保证主从节点时间的统一性，而本发明从根源上解决了主从节点时间不统一的问题(
修改了时钟源的频率)，所以系统无需频繁对时来保证主从节点的时间同步，这样就能够大大降低对时频率从而有效的利用该时间进行有效数据的交互。
附图说明
[0041] 为了更清楚地说明本发明
实施例或
现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0042] 本发明可用于低压台区HPLC自组网络。HPLC是高速电力线载波，也称为宽带电力线载波，是在低压电力线上进行数据传输的宽带电力线载波技术。宽带电力线载波通信网络则是以电力线作为通信媒介，实现低压电力用户用电信息汇聚、传输、交互的通信网络。宽带电力线载波主要采用了
正交频分复用(OFDM)技术，频段使用2MHz-12MHz。与传统的低速窄带电力线载波技术而言，HPLC技术具有带宽大、传输速率高，可以满足低压电力线载波通信更高的需求。
[0043] 图1为本发明实施例提供了一种用于自组网络的全网自校准时钟同步方法流程示意图；
[0044] 图2为本发明实施例提供了一种用于自组网络的全网自校准时钟同步方法中时间校准PID控制器的结构示意图；
[0045] 图3为本发明实施例提供了一种自组网络中的从节点结构示意
框图；
[0046] 图4为本发明实施例提供了一种自组网络中的主节点结构示意框图；
[0047] 图5为本发明实施例提供了一种自校准时钟同步自组网络系统的最小网络结构图；
[0048] 图6为本发明实施例提供了一种自校准时钟同步自组网络系统的多级网络结构图；
[0049] 图7为本发明实施例提供了一种用于自组网络的全网自校准时钟同步方法的1MS时钟源稳定过程图。具体实施例
[0050] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0051] 本发明所述自组网络包括网络主节点和从节点，每一个节点为所述自组网络的组网设备；本发明中主节点和子节点共同构成所述自组网络的层级结构，即第i级的子节点都可以作为第i+1级子节点的主节点，向其子节点发送时钟冻结信号和时间
同步信号。
[0052] 实施例1、
[0053] 本发明实施例提供了一种自组网络自校准时钟同步方法，所述自组网络包括网络主节点和从节点，每一个节点为所述自组网络的组网设备，如图1所示，该方法包括：
[0054] 所述子节点接收主节点下发的时钟冻结信号，子节点根据接收到的时钟冻结信号冻结本端当前时间并确定冻结时间；
[0055] 所述子节点接收主节点下发的同步时间信号，所述同步时间信号包括主节点下发时钟冻结信号时冻结的主节点当前时间，所述子节点根据主节点下发时钟冻结信号的时间与本端的冻结时间之间的时间差值校正时间。
[0056] 本实施例中，优选地，所述子节点根据主节点下发时钟冻结信号时冻结的主节点当前时间与本端的冻结时间之间的时间差值校正时间的方法如下：
[0057] 将所述时间差值输入PID控制器，根据增量式PID算法调节输出时钟源增量，并根据输出的时钟源增量调节本端时间。
[0058] 所述PID控制器为比例控
制模型、积分控制模型和微分控制模型的线性组合，见图2所示。
[0059] 进一步地，所述增量式PID算法通过如下公式调节输出时钟源增量：
[0060]
[0061] 其中Kp*et为比例控制器， 为积分控制器， 为微分控制器，Kp为比例项，Ki为积分项，Kd为微分项，et表示时间的误差。
[0062] 实施例二、
[0063] 本发明具体实施提供了一种自组网络自校准时钟同步方法，所述自组网络包括网络主节点和从节点，每一个节点为所述自组网络的组网设备，该方法包括：
[0064] 所述主节点给子节点下发时钟冻结信号，以使得所述子节点根据接收到的时钟冻结信号冻结本端当前时间并确定冻结时间；
[0065] 所述主节点给子节点下发同步时间信号同时冻结本端当前时间，所述同步时间信号包括主节点下发时钟冻结信号时冻结的主节点当前时间，以使得所述子节点根据主节点下发时钟冻结信号时冻结的主节点当前时间与本端的冻结时间之间的时间差值校正时间。
[0066] 实施例三、一种自组网络中的从节点，所述自组网络还包括网络主节点，每一个节点为所述自组网络的组网设备，所述子节点包括：接收单元、时钟冻结单元和时钟源误差自校准单元；(如图3所示)
[0067] 所述接收单元，用于接收所述主节点下发的时钟冻结信号的时钟冻结信号；
[0068] 所述时钟冻结单元，用于根据所述时钟冻结信号冻结本端时间并确定冻结时间；
[0069] 所述接收单元，还用户接收所述主节点下发的同步时间信号，所述同步时间信号包括时冻结的主节点当前时间；
[0070] 所述时钟源误差自校准单元，用于根据主节点下发时钟冻结信号时冻结的主节点当前时间与冻结时间之间的时间差值校正时间。
[0071] 在本实施例的基础上，所述子节点根据主节点下发时钟冻结信号时冻结的主节点当前时间与本端的冻结时间之间的时间差值校正时间的方法如下：
[0072] 时钟源误差自校准单元获取了时间差后，将该差值送入单元内部的闭环控制单元，经过该单元计算得出时钟源误差增量。
[0073] 当时钟源误差自校准单元输出了一个有效的时钟源误差增量值时，将该增量
叠加到当前时钟源周期上。完成一轮的时钟同步及时钟源误差自校准。
[0074] 所述钟源误差自校准单元包括基于增量式PID算法的PID控制器；将所述时间差值输入PID控制器，根据增量式PID算法调节输出时钟源增量，并根据输出的时钟源增量调节本端时间。
[0075] PID控制器结构，包含输入单元、输出单元和闭环控制单元。闭环控制单元为一个标准的PID控制器，内部为分为比例积分微分控制器(如图2所示)。PID控制器常用于工业自动化控制中，其中
[0076] 比例控制器：out＝Kp*et,积分控制器： 微分控制器：完整的闭环控制就是需要将这几个控制模型线性组合，其中Kp为比例项,Ki为积分项,Kd为微分项,这样就得到了PID控制器的公式如下：
[0077]
[0078] 其中Kp*et为比例控制器， 为积分控制器， 为微分控制器，Kp为比例项，Ki为积分项，Kd为微分项，et表示时间的误差。
[0079] 该控制系统为一个闭环控制系统，闭环控制系统最大的优点就是能够通过反馈输出一个准确且稳定的值，并且在进行PID控制时，应当对积分分离，从而消除PID积分环节中的静态误差，在闭环控制单元输入环节应当对输入值做滤波处理，防止时钟误差较大。
[0080] 经过该闭环控制单元输出一个相对合理的时钟源增量，并将该增量累加到时钟源上，修正当前时钟源。
[0081] 当前时钟源误差在经过几轮的修正会逼近并达到主节点的时钟源误差如图7所示，在经过了多次的修正后，最终本地的时钟源误差已无限接近主节点的标准时钟源误差。
[0082] 至此完成对本地时间的同步以及实现对时钟源同步，同步一旦完成则后期可降低网络内对时同步的频率，提高了网络内部资源的利用率，减轻网络通信负荷，为系统提供长期精准的时钟，也为数据通信提供了可靠的基础。
[0083] 实施例四、一种自组网络中的主节点，其特征在于，所述自组网络还包括网络从节点，每一个节点为所述自组网络的组网设备，所述主节点包括(如图4所示)：
[0084] 第一发送单元和第二发送单元；
[0085] 所述第一发送单元，用于向子节点发送时钟冻结信号同时冻结本端当前时间，以使得所述子节点根据接收到的时钟冻结信号冻结本端当前时间并确定冻结时间；
[0086] 所述第二发送单元，用于向子节点发送同步时间信号，所述同步时间信号包括主节点下发时钟冻结信号时冻结的主节点当前时间，以使得所述子节点根据主节点下发时钟冻结信号时冻结的主节点当前时间与本端的冻结时间之间的时间差值校正时间。
[0087] 实施例五、一种自校准时钟同步自组网络系统，其特征在于，所述系统包括主节点和从节点，每一个节点为所述自组网络的组网设备，所述主节点和从节点用于组成所述自组网络系统的层级结构；其中，所述主节点，用于向其子节点发送时钟冻结信号；
[0088] 所述子节点，用于根据接收到的时钟冻结信号冻结本端当前时间并确定冻结时间；
[0089] 所述主节点，还用户向其子节点发送同步时间信号，所述同步时间信号包括主节点下发时钟冻结信号时冻结的主节点当前时间；
[0090] 所述子节点还用户根据接收到的主节点下发时钟冻结信号时冻结的主节点当前时间与本端的冻结时间之间的时间差值校正时间。
[0091] 本实施例中所述自组网络为最小网络系统，该网络包含1个主节点以及多个从节点，如图5所示。
[0092] 实施例六、在实施例五的基础上，所述子节点还用于确定当所述系统层级结构大于2级时，将所述子节点确定为主节点，即第i(i≥2)级的子节点都可以作为第i+1级子节点的主节点。整个系统由多个该最小网络级联组合而成，如图6所示。每次时钟同步都是由最小网络的主节点发起，并且每个最小网络中的从节点相对于下级网络来说为主节点。每个最小网络的主节点向从节点发送时钟冻结信号和同步
时钟信号，从节点接收到主节点发送的时钟同步规则，系统处理完同步规则得到主从节点时间差，并且该差值为有符号差值，对该值进行记录，计算出当前准确时间并对时间更新。每个从节点更新完当前系统瞬时时间需要将时间差。
[0093] 以上实施例提供的同步规则，能够大大降低对时频率从而有效的利用该时间进行有效数据的交互。需要说明的是，所有的网络都可以分割成一主多从的模型，在总网络由最顶层的网络主节点发起一次同步规则(即第一次下发冻结信号和第二次下发冻结时间)每个子节点同步完成在同步以该子节点为主节点的网络以此类推一层一层向下同步使得完成全网络的同步。
[0094] 本发明提供的自组网络自校准时钟同步方法，包括主节点下发两次信号，第一次为主节点下发冻结信号同时冻结当前时间，从节点收到冻结信号也立刻冻结自身当前时间，第二次主节点下发冻结时间，该时间为主节点下发冻结信号时冻结的当前时间。通过每一次的校时机制将从节点的时钟源校准到主节点的时钟源附近，从而使得从节点的时间能够和主节点的时间在很长一段时间内保持同步，而现有的对时技术仅仅校准时间，在时钟源的误差下系统运行一段时间，系统时间已经和主节点的时间偏差很大，这就需要频繁的对时来保证主从节点时间的统一性，而本发明从根源上解决了主从节点时间不统一的问题(修改了时钟源的频率)，所以系统无需频繁对时来保证主从节点的时间同步，这样就能够大大降低对时频率从而有效的利用该时间进行有效数据的交互。
[0095] 本发明在不改变现有硬件的基础上对已有时钟同步技术的改进与完善，保证网络时钟的精准性，为网络内数据交换奠定基础。本发明方法中每个网络中的主节点通过本端时钟同步单元向从节点发送时钟同步规则中的时钟冻结信号，节点收到同步规则会立即冻结当前时间，该冻结信号为短指令执行速度会很快；网络从节点冻结自生当前时间，等待主节点发送同步时钟信号并计算出主从节点时间差，一方面利用该时间差计算出本端当前实际时间，根据该时间差校准时间。
[0096] 以上实施例中，在本实施例的基础上，所述子节点根据主节点下发时钟冻结信号的时间与本端的冻结时间之间的时间差值校正时间的方法如下：
[0097] 将所述时间差值输入PID控制器，根据增量式PID算法调节输出时钟源增量，并根据输出的时钟源增量调节本端时间。
[0098] PID控制器结构，包含输入单元、输出单元和闭环控制单元。闭环控制单元为一个标准的PID控制器，内部为分为比例积分微分控制器(如图2所示)。PID控制器常用于工业自动化控制中，其中比例控制器：out＝Kp*et,积分控制器： 微分控制器：完整的闭环控制就是需要将这几个控制模型线性组合，其中Kp为比例项
Ki为积分项Kd为微分项，这样就得到了PID控制器的公式如下：
[0099]
[0100] 其中Kp*et为比例控制器， 为积分控制器， 为微分控制器，Kp为比例项，Ki为积分项，Kd为微分项，et表示时间的误差。
[0101] 该控制系统为一个闭环控制系统，闭环控制系统最大的优点就是能够通过反馈输出一个准确且稳定的值，并且在进行PID控制时，应当对积分分离，从而消除PID积分环节中的静态误差，在闭环控制单元输入环节应当对输入值做滤波处理，防止时钟误差较大。
[0102] 经过该闭环控制单元输出一个相对合理的时钟源增量，并将该增量累加到时钟源上，修正当前时钟源。
[0103] 本领域内的技术人员应明白，本
申请的实施例可提供为方法、系统、或
计算机程序产品。因此，本申请可采用完全硬件实施例、完全
软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘
存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
[0104] 本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的
流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程
数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中
指定的功能的装置。
[0105] 这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
[0106] 这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
[0107] 以上结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和
权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。
