技术领域
[0001] 本公开涉及用于存储器装置的
电路系统，且更确切地，涉及用于在例如双
数据速率(DDR)存储器装置等存储器装置的数据写入期间可以使用的写入前同步码的系统和方法。
背景技术
[0002]
随机存取存储器(RAM)装置，例如可以在电气装置中用于提供
数据处理和/或存储的那些的随机存取存储器装置，可以提供对存储在装置的存储器电路系统中的可寻址数据的直接可用性。例如同步动态RAM(SDRAM)装置的某些RAM装置可以例如具有多个存储器存储体，所述存储器存储体具有许多可寻址存储器元件。基于选通的
数据总线可以与某些选通
信号结合使用，以提供对可寻址存储器元件的读写存取。数据选通信号(例如，DQS)可以包含可编程前同步码部分、切换部分和后同步码部分。可编程前同步码部分可以为接收装置提供可编程时序窗口，以在选通信号上存在已知/有效电平时启用数据捕获电路系统，从而避免数据捕获电路系统的错误触发。在可编程前同步码部分之后以及在切换部分期间，DQS将与
时钟信号(CLK)一起通过高电平和低电平转换进行切换，以传输数据。然后最后一次转换之后的时间被称为后同步码部分。
[0003] CLK与DQS选通之间的
相位差(tDQSS)可能会导致写入突发开始时出现域交叉问题。也就是说，应该保持与外部数据选通信号DQS同步的信号的激活周期，直到内部时钟被激活以确保适当的功能为止。当发出的写入命令如此靠近以致编程的写入前同步码不完整时，此域交叉问题会变得更加严重，从而减少了解决域交叉所需的
时间窗口。改进用于可编程写入前同步码的技术将是有益的。
[0004] 本
发明的
实施例可针对于上文所阐述的一或多个问题。
附图说明
[0005] 在阅读以下详细描述并且参考附图之后可以更好地理解本发明的各个方面，在附图中：
[0006] 图1是示出根据实施例的可受益于对写入前同步码(例如，部分前同步码)的改进处理的存储器装置的组织的
框图；
[0007] 图2是示出时钟(CLK)
波形、写入开始波形和数据选通(DQS)波形的实施例的时序图；
[0008] 图3是示出根据实施例的CLK到DQS相位变化的某些时序极限的时序图；
[0009] 图4是示出根据实施例的全部、部分和无前同步码写入命令的实施例的图；
[0010] 图5是描述具有两个波形的实施例的情况的时序图，其中捕获具有部分前同步码或没有前同步码的下降沿可能导致不正确的写入；
[0011] 图6是根据实施例的适于捕获写入数据(包含具有短(或没有)前同步码的写入捕获)的包含在图1的存储器装置中的系统的实施例的框图；以及
[0012] 图7是根据实施例的即使具有部分(或没有)写入前同步码也适于将数据写入图1的存储器装置中的过程的
流程图。
具体实施方式
[0013] 下文将描述一或多个具体实施例。为了提供这些实施例的简要描述，不会在本
说明书中描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的展开中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现研发者的具体目标，例如服从系统相关的和商业相关的约束，所述约束可以从一个实施方案到另一个实施方案变化。此外，应了解，此类开发工作可能是复杂且耗时的，然而对于受益于本公开的一般技术人员来说，这些都是设计、构造和制造中的常规任务。
[0014] 许多电气装置可以包含耦合到处理电路的随机存取存储器(RAM)存储器装置，且存储器装置可以提供存储以供数据处理。RAM装置的实例包含动态RAM(DRAM)装置和同步DRAM(SDRAM)装置，其可以
电子方式存储各个位。所存储位可经组织成可寻址存储器元件(例如，字)，其可以存储在存储器存储体中。为了接收和传输位，RAM装置可以包含某些数据通信电路系统以及适用于保存并从存储器存储体检索位的通信线。在操作中，基于选通的数据总线可以用于传输和接收位。选通信号(例如，DQS)可以与时钟信号(CLK)结合使用，以验证数据电平适于通信。根据联合电子装置工程委员会(JEDEC)标准，DQS包含可编程前同步码部分、切换部分和后同步码部分。可编程前同步码部分为接收装置提供可编程时序窗口，以在选通信号上存在已知/有效电平时启用数据捕获电路系统。在可编程前同步码部分之后以及在切换部分期间，DQS将与时钟信号(CLK)一起通过高电平和低电平转换进行切换，以传输数据。然后最后一次转换之后的时间被称为后同步码部分。
[0015] 由于CLK和DQS选通之间的
相位差(tDQSS)，出现了对于写入突发开始的域交叉问题，当作为写入突发的一部分的写入命令在时间上彼此如此接近地发出使得编程的前同步码不完整时，可能会加重所述问题。此域交叉问题可能导致解决DQS和CLK域之间的域交叉所需的时间窗口过小。在某些情况下，通过在DQS域中完全保留具有部分前同步码/无前同步码的写入开始，本文描述的技术可以消除域交叉问题。在某些实施例中，当两个写入命令靠近时，不捕获在第一写入命令(WrCmd)之后的后续WrCmd。替代地，从第一WrCmd成功捕获写入开始(WrStart)起，就计入了多个DQS周期。因此，在从第一WrStart捕获开始计数了适当数量的DQS周期后，可以自动开始后续的WrCmd。因为第二WrStart的内部自动生成完全是从DQS域完成的，所以与CLK的相位差不会有任何必须解决的问题。以这种方式，可以改进WrStart的捕获。
[0016] 现在转向附图，图1是示出存储器装置10的某些特征的简化框图。具体地，图1的框图是示出存储器装置10的某些功能的功能框图。根据一个实施例，存储器装置10可以是双数据速率类型五同步
动态随机存取存储器(DDR5 SDRAM)装置。与先前各代DDR SDRAM相比，如本文进一步描述的DDR5 SDRAM的各种特征允许减少的功率消耗、更多的带宽，及更多的存储容量。
[0017] 存储器装置10可以包含多个存储器存储体12。存储器存储体12可以是例如DDR5SDRAM存储器存储体。存储器存储体12可以设置在布置于双列直插式存储器模
块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上。如将了解，每个DIMM可以包含多个SDRAM存储器芯片(例如，x8或x16存储器芯片)。每一SDRAM存储器芯片可以包含一或多个存储器存储体12。存储器装置10表示具有多个存储器存储体12的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储器存储体12可以进一步被布置成形成存储体群。举例来说，对于8千兆字节(Gb)DDR5 SDRAM，存储器芯片可以包含16个存储器存储体12，布置成8个存储体群，每一存储体群包含2个存储器存储体。对于16Gb DDR5 SDRAM，存储器芯片可以例如包含32个存储器存储体12，布置成8个存储体群，每一存储体群包含4个存储器存储体。取决于整个系统的应用和设计，可以利用存储器装置10上的存储器存储体12的各种其它配置、组织和大小。
[0018] 存储器装置10可以包含命令
接口14和输入/输出(I/O)接口16。命令接口14经配置以从例如处理器或
控制器的外部装置(未示出)提供多个信号(例如，信号15)。处理器或控制器可以将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的传输和接收。
[0019] 如将了解，命令接口14可以包含若干电路，例如时钟输入电路18和命令地址输入电路20，以保障信号15的恰当处置。命令接口14可以从外部装置接收一或多个时钟信号。一般而言，双数据速率(DDR)存储器利用系统时钟信号的差分对，在本文中被称作真时钟信号(Clk_t/)和互补时钟信号(Clk_c)。DDR的正时钟边沿是指上升真时钟信号Clk_t/与下降互补时钟信号Clk_c交叉的点，而负时钟边沿指示下降真时钟信号Clk_t与互补时钟信号Clk_c的上升的过渡。命令(例如，读取命令、写入命令(WrCmd)等)通常在时钟信号的正边沿上输入，且数据在正时钟边沿和负时钟边沿两者上传输或接收。
[0020] 时钟输入电路18接收真时钟信号(Clk_t/)和互补时钟信号(Clk_c)且生成内部时钟信号CLK。内部时钟信号CLK被供应到内部时钟发生器，例如延迟
锁定回路(DLL)电路30。DLL电路30基于接收到的内部时钟信号CLK生成相位控制内部时钟信号LCLK。相位控制内部时钟信号LCLK被供应到例如I/O接口16，并用作用于确定读取数据的输出时序的时序信号。
[0021] 内部时钟信号CLK也可以被提供到存储器装置10内的各种其它组件，且可以用于生成各种额外内部时钟信号。举例来说，内部时钟信号CLK可以被提供到命令
解码器32。命令解码器32可以从命令总线34接收命令信号，且可以对命令信号进行解码以提供各种内部命令。举例来说，命令解码器32可以通过总线36向DLL电路30提供命令信号，以协调相位控制内部时钟信号LCLK的生成。相位控制内部时钟信号LCLK可以用于例如通过IO接口16对数据进行计时。
[0022] 此外，命令解码器32可以对例如读取命令、写入命令、模式寄存器集命令、激活命令等命令进行解码，并且经由总线路径40提供对与所述命令相对应的特定存储器存储体12的存取。应理解，存储器装置10可以包含各种其它解码器，例如行解码器和列解码器，以促进对存储器存储体12的存取。在一个实施例中，每个存储器存储体12包含存储体控制块22，其提供必要的解码(例如，行解码器和列解码器)，以及其它特征，例如时序控制和数据控制，以促进往返于存储器存储体12的命令的执行。
[0023] 存储器装置10基于从例如处理器的外部装置接收的命令/地址信号而执行例如读取命令和写入命令的操作。在一个实施例中，命令/
地址总线可为用以容纳命令/地址信号的14位总线(CA<13:0>)。使用时钟信号(Clk_t/和Clk_c)将命令/地址信号定时到命令接口14。命令接口可以包含命令地址输入电路20，其经配置以通过例如命令解码器32而接收和传输命令以提供对存储器存储体12的存取。另外，命令接口14可以接收芯片选择信号(CS_n)。CS_n信号使得存储器装置10能够处理传入CA<13:0>总线上的命令。对存储器装置10内的特定存储体12的存取通过命令编码于CA<13:0>总线上。
[0024] 另外，命令接口14可经配置以接收若干其它命令信号。举例来说，可以提供裸片终端上的命令/地址(CA_ODT)信号以促进存储器装置10内的恰当阻抗匹配。举例来说，在加电期间可以使用重置命令(RESET_n)重置命令接口14、状态寄存器、状态机等。命令接口14还可以接收命令/地址反转(CAI)信号，其可经提供以例如取决于用于特定存储器装置10的命令/地址路由而反转命令/地址总线上的命令/地址信号CA<13:0>的状态。也可以提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，MIR信号可用于多路复用信号以使得其可调换以用于实现信号到存储器装置10的某些路由。还可提供用以促进存储器装置10的测试的各种信号，例如，测试启用(TEN)信号。举例来说，TEN信号可用以使存储器装置10进入测试模式以用于连接性测试。
[0025] 命令接口14也可用于针对可以检测的某些错误将警告信号(ALERT_n)提供到系统处理器或控制器。举例来说，警告信号(ALERT_n)可在检测到循环冗余校验(CRC)错误的情况下从存储器装置10传输。也可以产生其它警告信号。此外，用于从存储器装置10传输警告信号(ALERT_n)的总线和引脚可以在某些操作期间用作输入引脚，所述操作例如如上文所描述的使用TEN信号执行的连接性测试模式。
[0026] 通过经由IO接口16传输和接收数据信号44，可以利用以上讨论的命令和时钟信号，将用于读写命令的数据发送到存储器装置10和从存储器装置10发送数据。更具体地，可以通过包含多个双向数据总线的数据路径46将数据发送到存储器存储体12或从存储器存储体12检索数据。一般在一或多个双向数据总线中传输和接收一般称为DQ信号的数据IO信号。对于例如DDR5 SDRAM存储器装置等某些存储器装置，可以将IO信号划分成上部和下部字节。举例来说，对于x16存储器装置，可以将IO信号划分成对应于例如数据信号的上部和下部字节的上部和下部IO信号(例如，DQ<15:8>和DQ<7:0>)。
[0027] 为了允许存储器装置10内的较高数据速率，例如DDR存储器装置的某些存储器装置可以利用数据选通信号，通常称作DQS信号。DQS信号通过发送数据的外部处理器或控制器驱动(例如，用于写入命令)或通过存储器装置10驱动(例如，用于读取命令)。对于读取命令，DQS信号有效地是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号被用作时钟信号以捕获对应的输入数据。如同时钟信号(Clk_t/和Clk_c)，可以提供数据选通(DQS)信号作为差分对的数据选通信号(DQS_t/和DQS_c)以在读取和写入期间提供差分对信号。对于例如DDR5 SDRAM存储器装置等某些存储器装置，可以将差分对的DQS信号划分成对应于例如发送到存储器装置10和从所述存储器装置发送的数据的上部和下部字节的上部和下部数据选通信号(例如，UDQS_t/和UDQS_c；LDQS_t/和LDQS_c)。
[0028] 可以在数据写入期间使用写入电路50，以将写入开始完全保持在DQS域中。在某些实施例中，当两个写入命令靠近时，电路50不捕获在第一写入命令(WrCmd)之后的后续WrCmd。替代地，从第一WrCmd成功捕获写入开始(WrStart)起，就计入了多个DQS周期。因此，在从第一WrStart捕获开始计数了适当数量的DQS周期后，可以通过电路系统50自动开始后续的WrCmd。因为第二WrStart的内部自动生成完全是从DQS域完成的，所以与CLK的相位差不会有任何必须解决的问题。以这种方式，只有当完整的前同步码可用于提供最大的tDQSS变化时，才可以通过DQS完成从CLK域中捕获WrStart，如下文进一步描述。
[0029] 也可以通过I/O接口16将阻抗(ZQ)校准信号提供到存储器装置10。可以将ZQ校准信号提供到参考引脚，且用以通过跨越过程、
电压和
温度(PVT)值的改变调整存储器装置10的上拉和下拉
电阻器而调谐输出
驱动器和ODT值。因为PVT特性可能影响ZQ
电阻器值，所以ZQ校准信号可提供到ZQ参考引脚以用于调整电阻而将输入阻抗校准到已知值。如将了解，
精度电阻器一般耦合于存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻器充当用于调整内部ODT和IO引脚的驱动强度的参考。
[0030] 另外，可以通过IO接口16将环回信号(LOOPBACK)提供到存储器装置10。环回信号可以在测试或调试阶段期间使用以将存储器装置10设定到其中信号经由同一引脚环回通过存储器装置10的模式中。举例来说，环回信号可用以设定存储器装置10以测试存储器装置10的数据输出(DQ)。环回可以包含数据和选通两者或可能仅包含数据引脚。这一般既定用以监视在IO接口16处由存储器装置10捕获的数据。
[0031] 如将了解，例如电源电路(用于接收外部VDD和VSS信号)、模式寄存器(用以界定可编程操作和配置的各种模式)、读取/写入
放大器(用以在读取/写入操作期间放大信号)、温度
传感器(用于感测存储器装置10的温度)等各种其它组件也可以并入到存储器系统10中。因此，应理解，图1的框图仅提供以突出存储器装置10的某些功能特征以辅助后续的详细描述。
[0032] 现在转向图2，提供了实例时序图90，其示出使用2个周期的写入前同步码(WPre)生成的CLK_t波形100、写入开始(WrStart)波形102和DQS_t波形104的实施例。如图所示，CLK_t波形100是连续的自由运行信号，而DQS_t波形104不是连续自由运行的探测信号。因此，DQS_t波形104示出了被视为无效的区段106。当对应于写入命令(WrCmd)110起始WrStart波形102时，图中示出了从WrCmd 110入口开始的CAS写入等待时间(CWL)周期数后，从WrStart波形102的时间109开始的上升沿108的启动。列
访问选通(CAS)等待时间是指存储器控制器或处理器告知存储器模块10访问存储器存储体12上的特定存储器列的时刻与来自给定阵列
位置的数据在I/O接口16的输出引脚上可用时的时刻之间的延迟时间。
[0033] 可以捕获WrCmd 110并对其进行CWL移位以生成经移位WrCmd 112，在描绘的实施例中，使用CLK_t 100启动所述经移位WrCmd。因此，WrCmd 110是从时钟域生成的。如先前所提及，时钟(CLK)是连续且“自由运行”的。期望在正确的周期上经由DQS捕获WrStart信号102，以便也在正确的周期上开始在DQ输入
缓冲器(例如，包含在I/O接口16中)上选通写入数据。在内部经由DQS_t 104捕获WrStart可能是一个困难的时序问题，因为CLK和DQS信号不一定在相位上对齐。与CLK不同，由于DQS不是连续的、自由运行的选通，因此进一步增加了时序复杂度。
[0034] DQS_t 104刚好在写入数据突发之前被启用，并且在开始选通写入数据之前以
指定的“前同步码”被驱动。DQS_t 104前同步码可以在某些DDR装置上编程为不同的长度。例如，DDR5当前包含可编程的DQS前同步码，其宽度可为1、2或3个周期。
[0035] 在图2中描绘的实例中，将DQS_t 104前同步码编程为2个周期，即WPre＝2。通常，前同步码越宽，则可用于DQS捕获CLK生成的WrStart信号102的目标窗口就越宽，这可能是克服CLK与DQS之间更大的相位差异所必需的。虚线圆114图示了存在的WrStart 102上升的目标中心点，以实现CLK与DQS之间的最大可能的正或负相位差，并且仍然能够适当地捕获具有DQS的正确下降沿116的WrStart 102。在描绘的实施例中，WrStart信号102将在特定的DQS_t 104下降沿116被捕获，以便在正确的周期上开始选通写入突发数据。因此，圆114对应于与经移位WrCmd 112相同的时间。在描绘的实例中，可以在时间118处，例如在第二DQS_t上升的开始处捕获第一写入位。实际上，使用如下文进一步描述的本文所描述的技术，可以通过将具有部分前同步码/不具有前同步码的WrStart 102完全保留在DQS域中来消除域交叉问题。
[0036] 描述某些写入前同步码的理论tDQSS范围可能性，例如WPre＝2，可能是有益的，其可以使用本文描述的技术来实现。如先前所提及，tDQSS是CLK与DQS选通之间的相位差。换句话说，tDQSS是控制器为了相对于CLK改变DQS相位并仍然提供可写入数据而具有的时间余量，或者是DQS与CLK之间的未对准(偏斜)的容限度。如果超出容限，则可能无法按需要将数据写入存储器存储体12中。
[0037] 现在转向图3，提供实例时序图130，所述时序图示出了-tDQSS范围132与+tDQSS范围134的实施例，其可以小到CLK_t 100的时钟周期的0.75。由于图中使用与图2相同的元件，因此，用相同的数字表示相同的元件。在描绘的实施例中，时序图130示出了CLK到DQS相位变化的极限，所述极限可以实现期望的存储器存储操作。tDQSS可以由某些DDR规格(例如DDR5规格、DDR4规格等)用来表示CLK与DQS之间的最大允许相位差，并且可以表示为CLK_t 100时钟周期的正/负百分比。对于WPre＝2，如所描绘实施例中所示，理论tDQSS最大值为CLK_t 100时钟周期的±0.75。
[0038] 如在图表130中所见，如果超过了负tDQSS最大值(例如，在范围132中所示)，则将在前同步码之前在DQS_t 104的无效区域106中找到WrStart 112上升沿。在无效区域106中，尚未驱动DQS_t 104。因此，DQS_t 104可能处于部分
水平，或者具有下降沿毛刺，会过早捕获WrStart 112，从而导致错误的DRAM操作。如果超过了正tDQSS最大值(例如，在范围134中所示)，则WrStart 112的上升沿将位于DQS_t 104的目标下降沿116的右侧，因此将晚一个周期，这也会导致错误的DRAM操作。
[0039] 如先前所提及，写入前同步码的宽度设置了正确写入操作所允许的最大tDQSS(CLK到DQS相位差)。如图4所示，还示出全部、部分和无前同步码写入命令实例可能是有益的。更具体地，图中描绘了两个实例DQS波形150、152，其中以非常靠近的方式输入了写入命令，以致于整个前同步码(例如，在所描述的实例中为2个周期的前同步码)不可用，这可能导致错误的操作。作为参考，图中还描绘了DQS波形154，其示出了两个连续的写入已经被尽可能靠近地输入，同时仍然允许完整的写入前同步码(例如，WPre＝2)的情况。即，波形154示出了两个周期的前同步码156，其布置在最后一位捕获时间158(例如，捕获了先前写入的最后一位的时间)和第一位捕获时间160(例如，捕获了下一次写入的第一位的时间)之间。另外，两个周期的前同步码156在0.5个时钟的后同步码162之后开始。
[0040] 中间波形152示出了部分前同步码的情况，其中已经如此靠近地输入了连续的写入，从而不提供完整的前同步码。替代地，两个编程的前同步码周期中仅一个可用，如一个周期的部分前同步码164所示。一个周期的部分前同步码164介于最后一位的捕获时间166(例如，捕获了先前写入的最后一位的时间)与第一位的捕获时间168(例如，下一次写入的第一位的捕获时间)之间。还示出了在一个周期的前同步码164的开始之前终止的0.5个时钟的后同步码170。
[0041] 底部波形150示出了两个写入命令在时间上如此靠近以至于没有提供编程的前同步码的情况(即，被称为“无间隙”情况)。更具体地，最后一位的捕获时间172在时间上(例如，在一个周期内)太靠近第一位的捕获时间174，以至于可能没有足够的时间用于前同步码。因为在波形150、152中没有完整编程的写入前同步码，所以从第二写入命令捕获WrStart 102的窗口被最小化。在这些波形150、152中，最大可能的tDQSS将大大降低，并且实际上可能是CLK与DQS之间最大可能的相位差的主要限制因素。
[0042] 为了避免在无间隙和部分前同步码情况下(例如，波形150、152)减小的tDQSS，本文描述的技术可以仅捕获第一写入突发的第一WrStart。然后，可以使用计数器来对时钟域中后续写入之间的时钟周期进行计数，然后
跟踪相应数量的DQS周期的计数以开始后续写入。因此，后续写入是在DQS域内部而不是在CLK域外部生成的。
[0043] 现在转向图5，提供了时序图180，该时序图描绘了具有两个波形182、184的实施例的情况，其中捕获具有部分前同步码或没有前同步码的下降沿将导致不正确的写入。然而，本文描述的技术，例如，在捕获第一WrStart之后在DQS域中内部生成某些写入，可以正确地提供较小的(或没有)前同步码写入。
[0044] 在所描绘的实施例中，WrStart 186可以导致移位的WrCmd 188。移位的WrCmd 188安置在tDQSS 190附近。还示出了+tDQSS 191。传统技术可以尝试经由下降沿192来捕获写入命令。但是，由于缺少完整的前同步码，如时间194处的最后一位捕获和时间196处的随后的第一位捕获所示，使用传统技术可能会导致错误的写入。为了避免在无间隙和部分前同步码情况下的不期望的操作，本文所描述的技术可以替代地仅捕获第一写入突发的第一WrStart。实际上，可以捕获第一WrStart，然后使用DQS下降沿196捕获写入并开始某些计数，如下文进一步描述，将捕获完全保留在DQS域中。
[0045] 图6是适于捕获写入数据(包含具有短(或无)前同步码的捕获)的系统(例如，电路系统)200的实施例的框图。系统200可以被包含在存储器装置10的电路系统中，例如电路系统50。在描绘的实施例中，可以经由CAS写入等待时间(CWL)移位器204在时间上移位写入命令(WrCmd)202。也可以将WrCmd 202提供给WrCmd转WrCmd计数器系统206。WrCmd转WrCmd计数器系统206可以将时钟信号(例如CLK_t)208用作输入。如果WrCmd转WrCmd计数器系统206确定WrCmd计数值足够小，以至于前同步码将不完整(或没有前同步码)，则WrCmd转WrCmd计数器系统206将确证PartialWPre信号210。
[0046] 在DS域中，可以经由DS周期计数器系统214施加DS信号212(例如DQS_t)以对PartialWPre信号210的数量进行计数。基于DS信号212的波形，可以经由DS周期计数器系统214产生多个内部写入开始(InternalWrStart)216。因此，所有内部写入开始信号216都在DQS域中。InternalWrStart信号216、PartialWPre信号210和WrStart(例如，经移位WrCmd)信号218可以经由信号组合或
混频器系统220组合以产生信号222。当所有信号210、216和
218都为逻辑“1”时，信号222可以被提供为逻辑“1”。然后基于通过DS 212对DS信号212的
门控，可以使用锁存器系统(例如，D锁存器系统)224穿过信号222。因此，可以在捕获第一WrStart之后完全在DQS域内产生捕获WrCmd信号226。因此，可以在生成捕获WrCmd信号226之后捕获写入数据位。实际上，在某些实施例中，本文描述的技术可以在存储器装置10上电之后仅在外部捕获一个WrCmd(即，第一WrCmd)，然后在DQS域中在内部生成所有其它WrStart。通过将后续WrStart保持在DQS域中，可以最小化或消除CLK与DQS选通之间的相位差问题。
[0047] 图7的流程图描绘了即使具有部分(或没有)写入前同步码也适于将数据写入存储器装置10中的过程250的实施例。所描绘的实施例可以在各种电路系统中实现，例如上文描述的系统200。在所示的实施例中，过程250可以例如使用CLK和DQS波形在外部捕获(框252)第一写入命令(WrCmd)。一旦捕获到第一写入命令(框252)，则过程250可以在DQS域中在内部生成(框254)随后的写入开始(WrStart)。例如，过程250可以使用WrCmd转WrCmd计数器系统208生成PartialWPre信号210，然后经由DS周期计数器系统214对适当数量的DQS周期进行计数，以生成内部写入开始(InternalWrStart)信号216。
[0048] 然后，过程250可以通过例如施加InternalWrStart信号216、PartialWPre信号210和经移位WrCmd 218来导出捕获WrCmd信号226，从而对内部生成的WrStart的数据位进行计数和写入，捕获WrCmd信号226用于捕获和写入DQS域中的数据位。
[0049] 虽然本文描述的实施例可能易有各种
修改和替代形式，但特定实施例已经在图中借助于实例展示且将在本文中详细描述。然而，应理解所公开的内容并不意图限于所公开的特定形式。而是，本公开涵盖属于如由所附
权利要求书限定的本公开中所描述的技术和系统的精神和范围内的所有修改、等效物和替代方案。
