技术领域
[0001] 本
发明涉及
硬件加密领域，特别是涉及一种由加解密模块阵列组成的高速加解密装置。
背景技术
[0002] 当今社会，计算机设备的数据安全性要求越来越高，对加解密的性能要求也越来越高。计算机采用
软件加密的方式会增加运行负荷、又容易被人利用黑客手段破解，故需要采用硬件加密设备。
[0003] 但是，目前国内的硬件加密设备的加密部件排列较为分散，导致加密设备整体的运算规模小且成本高，并进而导致性能不够高，处理效率低，处理速度慢。
[0004] 因此，如何提供一种处理效率高的加解密装置是本领域技术人员目前需要解决的问题。
发明内容
[0005] 本发明的目的是提供一种由加解密模块阵列组成的高速加解密装置，将一个加解密单元与其对应的通道控制单元以及总线协议
接口作为一组加解密模块，将多组加解密模块排布为加解密阵列，提高了并行加解密的运算规模，提高了加解密的效率，且采用阵列方式排布的成本更低。
[0006] 为解决上述技术问题，本发明提供了一种由加解密模块阵列组成的高速加解密装置，包括：
[0007]
通信接口，用于接收计算机主机输入的加解密指令；所述加解密指令内携带有待加解密数据和身份信息；接收计算机主机发送的输出指令，所述输出指令携带有待输出的加解密数据的身份信息；所述加解密指令所携带的身份信息与所述输出指令所携带的身份信息一一对应；
[0008] 加解密模块阵列管理模块，用于检测加解密模块阵列中各个加解密单元的运行状态并为加解密指令分配空闲的加解密单元；
[0009] 分别与所述通信接口、所述加解密模块阵列管理模块连接的主
控制器，用于依据各个所述加解密单元的运行状态及所述加解密指令携带的身份信息，控制将所述加解密指令发送至相应的通道控制单元；依据所述输出指令控制从相应的加解密单元内输出经过加解密的数据，并返回计算机主机；
[0010] 所述加解密模块阵列，包括多组加解密模块，每组加解密模块包括一个通道控制单元以及通过总线协议接口与所述通道控制单元一一对应连接的加解密单元；
[0011] 所述通道控制单元，用于将接收到的所述输入加解密指令发送至对应的加解密单元内；
[0012] 所述加解密单元，用于依据接收到的所述输入加解密指令内的待加解密数据进行加解密运算并进行存储。
[0013] 优选地，所述通道控制单元具体包括：
[0014] 通道数据缓存，用于缓存自身通过的数据，
[0015] DMA直接内存存取模块，用于对接收到的所述加解密指令进行直接内存存取传输；
[0016] 通道控制器，用于对所述DMA模块进行控制。
[0017] 优选地，所述加解密单元具体包括：
[0018] 加解密区块，用于依据接收到的所述加解密指令内的待加解密数据进行加解密运算；
[0019] 单元控制器，用于控制所述加解密区块的运算操作；
[0020] 单元数据缓存，用于缓存加解密运算后得到的数据。
[0021] 优选地，所述加解密单元具体为专用的加解密芯片。
[0022] 优选地，所述加解密指令携带的身份信息包括会话标识和加解密流
水号。
[0023] 优选地，所述通道控制单元与加解密单元的总线协议接口可以为SD接口、EMMC接口、UFS接口、SATA接口、SPI接口中的任一种。
[0024] 本发明提供了一种由加解密模块阵列组成的高速加解密装置，包括通信接口、加解密模块阵列管理模块、
主控制器、加解密阵列，通过通信接口输入的加解密指令携带有待加解密数据以及身份信息，主控制器依据输入加解密指令携带的身份信息将其分配给相应的空白加解密模块内进行处理，可见，在接收到多个输入加解密指令时，只要存在足够的空白加解密模块，则这些输入加解密指令对应的输入任务之间即可互不影响，分别由不同的加解密模块并行处理，从而大大提高了硬件加密或解密的处理效率以及处理速度，加密或解密的效率高。并且，本发明将加解密模块组成阵列的形式，提高了加解密装置整体的运算规模，进而提高了其并行处理能
力，加解密的效率高，且采用阵列方式排布的成本更低。
附图说明
[0025] 为了更清楚地说明本发明
实施例中的技术方案，下面将对
现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0026] 图1为本发明提供的一种由加解密模块阵列组成的的高速数据加密装置的结构示意图；
[0027] 图2为本发明提供的加解密模块阵列中通道控制单元的结构示意图；
[0028] 图3为本发明提供的加解密模块阵列中加解密单元的结构示意图；
[0029] 图4为本发明提供的一个由芯片C01和eMMC芯片来实现的实施案例；
[0030] 图5为本发明实施案例中通道控制单元对应eMMC通道控制单元的结构示意图；
[0031] 图6为本发明实施案例中加解密模块采用eMMC来实现的结构示意图。
具体实施方式
[0032] 本发明的核心是提供一种由加解密模块阵列组成的高速加解密装置，将一个加解密单元与其对应的通道控制单元以及总线协议接口作为一组加解密模块，将多组加解密模块排布为加解密阵列，提高了并行加解密的运算规模，提高了加解密的效率，且采用阵列方式排布的成本更低。
[0033] 为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0034] 本发明提供了一种由加解密模块阵列组成的高速数据加密装置，参见图1所示，图1为本发明提供的一种由加解密模块阵列组成的的高速数据加密装置的结构示意图；该装置包括：
[0035] 通信接口1，用于接收计算机主机输入的加解密指令；加解密指令内携带有待加解密数据和身份信息；接收计算机主机发送的输出指令，输出指令携带有待输出的加解密数据的身份信息；加解密指令所携带的身份信息与输出指令所携带的身份信息一一对应；
[0036] 加解密模块阵列管理模块3，用于检测加解密模块阵列4中各个加解密单元42的运行状态并为加解密指令分配空闲的加解密单元42；
[0037] 分别与通信接口1、加解密模块阵列管理模块3连接的主控制器2，用于依据各个加解密单元42的运行状态及加解密指令携带的身份信息，控制将加解密指令发送至相应的通道控制单元41；依据输出指令控制从相应的加解密单元42内输出经过加解密的数据，并返回计算机主机；
[0038] 加解密模块阵列4，包括多组加解密模块，每组加解密模块包括一个通道控制单元41以及通过总线协议接口410与通道控制单元41一一对应连接的加解密单元42；
[0039] 通道控制单元41，用于将接收到的输入加解密指令发送至对应的加解密单元42内；
[0040] 加解密单元42，用于依据接收到的输入加解密指令内的待加解密数据进行加解密运算并进行存储。
[0041] 可以理解的是，为了保证输出指令能够读取出之前加密或解码的数据，输出指令与加解密指令携带的身份信息必须一一对应。
[0042] 其中，上述通道控制单元41与加解密单元42之间的总线协议接口410可以采用SD(用于插SD卡的接口)接口、EMMC(Embedded Multi Media Card，嵌入式多媒体控制器)接口、UFS(UniversalFlashStorage，通用闪存存储)接口、SATA(Serial Advanced Technology Attachment，串行ATA)接口、SPI(Serial Peripheral Interface，串行外设接口)接口中的任一种，当然，本发明对此不作具体限定。
[0043] 另外，上述加解密指令携带的身份信息包括会话标识和加解密流水号。
[0044] 需要注意的是，用户输入一个加密指令或解密指令后，不必等到处理完成即可发送下一个加密指令或解密指令，各个指令分别由不同的加解密单元42并行处理，互不干涉。只有空白的加解密单元42个数不够时，才需要等待之前的指令对应的任务完成后再进行。
[0045] 可以理解的是，输出指令的发送在相应的加密指令或解密指令的发送之后，但是，可以不必等待接收到任务完成响应即可发送输出指令，接收到输出指令后，若对应的加解密单元42尚未完成处理操作，则该输出指令对应的输出任务处于等待状态，直至任务完成后，输出处理数据并返回计算机主机；该种方式能够提高输出的效率，进而提高加密或解密处理的效率。
[0046] 另外，该装置优选还包括与主控制器2连接的数据缓存，用于缓存通信接口1接收的加解密指令以及输出指令。
[0047] 其中，加解密单元42采用的加密
算法可以为RSA、AES、椭圆曲线/SM2、SM4等加密算法，当然，本发明对此不作限定。
[0048] 在具体实施例中，每个通道控制单元41具体包括：
[0049] 通道数据缓存411，用于缓存自身通过的数据，
[0050] DMA(Direct Memory Access，直接内存存取)模块412，用于对接收到的加解密指令进行直接内存存取传输；
[0051] 通道控制器413，用于对DMA模块412进行控制。
[0052] 在优选实施例中，加解密单元42具体包括：
[0053] 加解密区块421，用于依据接收到的输入加解密指令内的待加解密数据进行加解密运算；
[0054] 单元控制器423，用于控制加解密区块421的运算操作；
[0055] 单元数据缓存422，用于缓存加解密运算后得到的数据。
[0056] 其中，本发明中的加解密单元42具体为专用的加解密芯片，这里的加解密芯片具体可以为加密卡、加密机内部芯片等，本发明对此不做限定。
[0057] 需要注意的是，本发明中的高速加解密装置在计算机主机内等效为标准存储设备，且支持读、写命令；这里的标准存储设备为一般的
硬盘接口，包括USB、IDE、SATA、SAS、PCIE、NVME及可通过网络
访问的ISCSI网络盘中的任一种。当然，本发明对此不作具体限定。
[0058] 在优选实施例中，将加解密指令内携带的待加解密数据写入对应的加解密单元42的过程具体为：
[0059] 将加解密指令内携带的待加解密数据加入到写入队列，并返回写入成功状态至加解密模块阵列管理模块3；
[0060] 加解密模块阵列管理模块3管理写入队列中的各个待加解密数据，并按照顺序将各个待加解密数据依次发送至相应的加解密单元42，进行后续加解密处理。进一步可知，依据输出指令携带的身份信息从相应的加解密单元42内读取出经过加解密的数据，并返回计算机主机具体包括：
[0061] 将输出指令加入输出队列；
[0062] 加解密模块阵列管理模块3管理输出队列，按照输出队列的顺序依次读取各个输出指令的身份信息对应的加解密单元42内经过加解密的数据，并返回计算机主机。
[0063] 可以理解的是，采用队列对接收加解密指令后生成的写入任务以及接收输出指令后生成的输出任务进行管理，方便记录接收到的加解密指令中哪些尚未开始处理、哪些正在处理中、哪些已经处理完成等，提高了虚拟存储盘的计算机数据加密装置的处理效率。
[0064] 图4所示的实施案例中，高速加密装置采用PCIe接口，把通讯接口1、主控制器2和加解密模块阵列管理模块3，及一组通道控制单元41集成在一块芯片C01中，其中的通道控制单元采用eMMC通道控制单元。加解密单元42采用eMMC芯片实现。加密模块阵列4由芯片C01中的eMMC通道控制单元41和一组eMMC42芯片集成完成。
[0065] 图5所示的eMMC通道控制单元41，集成了数据缓存411、DMA412、与eMMC相连接的SD或MMC协议主接口410及eMMC通道控制器413，与图2中各功能模块相对应。
[0066] 图6所示的加密解模块采用eMMC42芯片，集成了SD或MMC协议从接口420、加解密运行处理模块421，加解密模块数据缓存422、eMMC主控制器423，与图3中的加解密模块中各功能模块相对应。具有AES、ECC、SHA、DES等加密算法，也集成了中国商密算法SM2、SM3、SM4。
[0067] 本发明提供了一种由加解密模块阵列组成的高速加解密装置，包括通信接口、加解密模块阵列管理模块、主控制器、加解密阵列，通过通信接口输入的加解密指令携带有待加解密数据以及身份信息，主控制器依据输入加解密指令携带的身份信息将其分配给相应的空白加解密模块内进行处理，可见，在接收到多个输入加解密指令时，只要存在足够的空白加解密模块，则这些输入加解密指令对应的输入任务之间即可互不影响，分别由不同的加解密模块并行处理，从而大大提高了硬件加密或解密的处理效率以及处理速度，加密或解密的效率高。并且，本发明将加解密模块组成阵列的形式，提高了加解密装置整体的运算规模，进而提高了其并行处理能力，加解密的效率高，且采用阵列方式排布的成本更低。
[0068] 本
说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
[0069] 还需要说明的是，在本说明书中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0070] 对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种
修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
