电路装置、振荡器、电子设备和移动体
阅读：93发布：2023-05-28
专利汇可以提供电路装置、振荡器、电子设备和移动体专利检索，专利查询，专利分析的服务。并且电路 装置、 振荡器 、 电子 设备和移动体。能够抑制电路面积的增加并实现多种 接口 的动作模式。电路装置包含：第1输出 信号 线和第2 输出信号 线，其输出构成差动输出信号的第1输出信号、第2输出信号；以及第1输出 驱动器 ～第n输出驱动器，其与第1输出信号、第2输出信号线连接。在第1模式下，第1输出驱动器～第n输出驱动器中的i个输出驱动器根据构成差动 输入信号 的第1输入信号和第2输入信号，驱动第1输出信号线和第2输出信号线。在第2模式下，第1输出驱动器～第n输出驱动器中的j个输出驱动器根据第1输入信号和第2输入信号，驱动第1输出信号线和第2输出信号。，下面是电路装置、振荡器、电子设备和移动体专利的具体信息内容。
1.一种电路装置，其特征在于，其包含：
第1输出信号线，其输出构成差动输出信号的第1输出信号；
第2输出信号线，其输出构成所述差动输出信号的第2输出信号；以及
差动输入差动输出的第1输出驱动器～第n输出驱动器，它们与所述第1输出信号线以及所述第2输出信号线连接，
在第1模式下，所述第1输出驱动器～第n输出驱动器中的i个输出驱动器根据构成差动输入信号的第1输入信号和第2输入信号，驱动所述第1输出信号线和所述第2输出信号线，在第2模式下，所述第1输出驱动器～第n输出驱动器中的j个输出驱动器根据所述第1输入信号和所述第2输入信号，驱动所述第1输出信号线和所述第2输出信号线，其中，n是2以上的整数，i是1≤i≤n的整数，j是1≤j≤n且j≠i的整数。
2.根据权利要求1所述的电路装置，其特征在于，
所述第1输出驱动器～第n输出驱动器包含：
第1组输出驱动器，其具有流过电流值is的驱动电流的驱动电流源；以及第2组输出驱动器，其具有流过电流值a×is的驱动电流的驱动电流源，其中，a是2以上的整数。
3.根据权利要求2所述的电路装置，其特征在于，
n＝8，a＝4。
4.根据权利要求2或3所述的电路装置，其特征在于，
is＝875μA。
5.根据权利要求2所述的电路装置，其特征在于，
所述第1输出驱动器～第n输出驱动器包含第3组输出驱动器，该第3组输出驱动器具有流过电流值b×is的驱动电流的驱动电流源，其中，b是2以上且b≠a的整数。
6.根据权利要求1所述的电路装置，其特征在于，
所述电路装置包含偏置电流电路，该偏置电流电路与所述第1输出信号线以及所述第2输出信号线连接，从高电位侧电源向所述第1输出信号线和所述第2输出信号线流过偏置电流。
7.根据权利要求1所述的电路装置，其特征在于，
所述第1输出驱动器～第n输出驱动器的各输出驱动器包含：
第1晶体管，其设置在高电位侧电源节点与第1节点之间；
第2晶体管，其设置在所述第1节点与所述第1输出信号线之间；
第3晶体管，其设置在所述第1节点与所述第2输出信号线之间；
第4晶体管，其设置在所述第1输出信号线与第2节点之间；
第5晶体管，其设置在所述第2输出信号线与所述第2节点之间；以及
第6晶体管，其设置在所述第2节点与低电位侧电源节点之间。
8.根据权利要求7所述的电路装置，其特征在于，
所述第1晶体管～第3晶体管是P型晶体管，所述第4晶体管～第6晶体管是N型晶体管。
9.根据权利要求1所述的电路装置，其特征在于，
在所述第1模式下，所述第1输出驱动器～第n输出驱动器中的所述i个输出驱动器以外的输出驱动器成为动作关闭，
在所述第2模式下，所述第1输出驱动器～第n输出驱动器中的所述j个输出驱动器以外的输出驱动器成为动作关闭。
10.根据权利要求1所述的电路装置，其特征在于，
该电路装置包含振荡信号生成电路，该振荡信号生成电路使用振子生成振荡信号，所述第1输入信号和所述第2输入信号是基于所述振荡信号的信号。
11.一种振荡器，其特征在于，其包含：
权利要求10所述的电路装置；以及
所述振子。
12.一种电子设备，其特征在于，其包含权利要求1～10中的任意一项所述的电路装置。
13.一种移动体，其特征在于，其包含权利要求1～10中的任意一项所述的电路装置。
电路装置、振荡器、电子设备和移动体
技术领域
[0001] 本发明涉及电路装置、振荡器、电子设备和移动体等。
背景技术
[0002] 作为输出差动输出信号的输出电路的现有技术，例如，存在专利文献1所公开的技术。该输出电路具有：差动输出部，其对输入的差动信号进行放大并输出；电流源部，其向差动输出部供给电流；负载电阻部，其与差动输出部连接；以及控制部，其设定电流源部的电流值和负载电阻部的电阻值。而且，输出电路将差动信号转换为不同的接口电平的输出信号进行平衡传输。
[0003] 专利文献1：日本特开2007-324799号公报
[0004] 在专利文献1的输出电路中，控制部设定电流源部的电流值和负载电阻部的电阻值，由此，输出依照各个接口的标准的电平的差动信号。但是，没有公开和启示在抑制电路面积的增加的同时应对多种接口的技术观点。
发明内容
[0005] 本发明是为了解决上述课题中的至少一部分而完成的，可作为以下方式或形式来实现。
[0006] 本发明的一个方式涉及一种电路装置，该电路装置包含：第1输出信号线，其输出构成差动输出信号的第1输出信号；第2输出信号线，其输出构成所述差动输出信号的第2输出信号；以及差动输入差动输出的第1输出驱动器～第n输出驱动器，其与所述第1输出信号线和所述第2输出信号线连接，在第1模式下，所述第1输出驱动器～第n输出驱动器中的i个输出驱动器根据构成差动输入信号的第1输入信号和第2输入信号，驱动所述第1输出信号线和所述第2输出信号线，在第2模式下，所述第1输出驱动器～第n输出驱动器中的j个输出驱动器根据所述第1输入信号和所述第2输入信号，驱动所述第1输出信号线和所述第2输出信号线，其中，n是2以上的整数，i是1≤i≤n的整数，j是1≤j≤n且j≠i的整数。附图说明
[0007] 图1是本实施方式的电路装置的结构例。
[0008] 图2是LVDS的输出驱动器的说明图。
[0009] 图3是PECL的输出驱动器的说明图。
[0010] 图4是HCSL的输出驱动器的说明图。
[0011] 图5是CMOS的输出驱动器的说明图。
[0012] 图6是LVDS的差动输出信号的信号波形例。
[0013] 图7是PECL的差动输出信号的信号波形例。
[0014] 图8是HCSL的差动输出信号的信号波形例。
[0015] 图9是LVDS的动作模式下的电路装置的动作说明图。
[0016] 图10是PECL的动作模式下的电路装置的动作说明图。
[0017] 图11是HCSL的动作模式下的电路装置的动作说明图。
[0018] 图12是CMOS的动作模式下的电路装置的动作说明图。
[0019] 图13是电路装置的详细结构例。
[0020] 图14是输出驱动器的第1配置结构例。
[0021] 图15是输出驱动器的第2配置结构例。
[0022] 图16是输出驱动器的其他配置结构例。
[0023] 图17是输出驱动器的其他配置结构例。
[0024] 图18是输出驱动器的其他配置结构例。
[0025] 图19是输出驱动器的其他配置结构例。
[0026] 图20是输出驱动器的其他配置结构例。
[0027] 图21是输出驱动器的其他配置结构例。
[0028] 图22是输出驱动器和控制块的详细结构例。
[0029] 图23是输出驱动器和控制块的布局配置例。
[0030] 图24是振荡器的结构例。
[0031] 图25是电子设备的结构例。
[0032] 图26是移动体的结构例。
[0033] 标号说明
[0034] DR1～DRn、DR：输出驱动器；IN、INX：输入信号；OUT、OUTX：输出信号；LQ1、LQ2：输出信号线；T1～T6、TB1～TB4：晶体管；N1、N2：节点；IS1：驱动电流；IS2、IS3：偏置电流；BSP1、BSP2、BSN：偏置电压；CTB1～CTBn、CTB：控制块；STC：设定电路；DA1～DA4、DB1～DB4、D1～D10：输出驱动器；PB1～PB4：预缓冲器；RGL1、RGL2：布线区域；OSCK：振荡信号；4：振荡器；10：振子；20：电路装置；30：偏置电流电路；40：控制电路；42：偏置电压生成电路；50：处理电路；60：接口电路；70：振荡信号生成电路；80：振荡电路；82：PLL电路；90：输出电路；206：汽车；207：车体；208：控制装置；209：车轮；500：电子设备；510：通信接口；520：处理装置；530：
操作接口；540：显示部；550：存储器。
操作接口；540：显示部；550：存储器。
具体实施方式
[0036] 1.电路装置的结构
[0037] 图1示出本实施方式的电路装置20的结构例。电路装置20包含：输出信号线LQ1，其输出构成差动输出信号的输出信号OUT；输出信号线LQ2，其输出构成差动输出信号的输出信号OUTX；以及输出驱动器DR1～DRn。输出信号OUT、输出信号OUTX、输出信号线LQ1和输出信号线LQ2分别是第1输出信号、第2输出信号、第1输出信号线和第2输出信号线。输出信号OUT和输出信号OUTX构成差动输出信号，且是平衡传输的信号。例如，输出信号OUT是正极性侧的信号，输出信号OUTX是负极性侧的信号。这里，X表示负逻辑。输出信号线LQ1、LQ2是电路装置20的信号布线，例如是由铝层等导电层形成的布线。输出信号线LQ1、LQ2例如与作为电路装置20的焊盘的外部输出端子连接。
[0038] 输出驱动器DR1～DRn是第1输出驱动器～第n输出驱动器。这里，n是2以上的整数。输出驱动器DR1～DRn是与输出信号线LQ1、LQ2连接的差动输入差动输出的驱动器。能够对输出驱动器DR1～DRn输入输入信号IN、输入信号INX。输入信号IN、输入信号INX分别为第1输入信号、第2输入信号，是平衡传输的信号。例如，输入信号IN是正极性侧的信号，输入信号INX是负极性侧的信号。例如，多个输出驱动器即DR1～DRn与输出信号线LQ1、LQ2公共连接。而且，输出驱动器DR1～DRn将对输入信号IN、INX进行缓冲后的信号作为输出信号OUT、OUTX输出。具体而言，输出驱动器DR1～DRn例如输出将VDD～VSS的电压振幅范围的输入信号IN、INX转换为与后述的LVDS、PECL、HCSL或CMOS等各种接口对应的信号波形后的信号，作为输出信号OUT、OUTX。
[0039] 例如，输出驱动器DR1～DRn包含电流源、差动部和负载电阻部。例如，图1的晶体管T1构成电流源，晶体管T2、T3、T4、T5构成差动部，晶体管T6构成负载电阻部。差动部是差动输入差动输出的电路。晶体管T1设置在高电位侧电源即VDD的节点与节点N1之间。晶体管T2设置在节点N1与输出信号线LQ1之间，晶体管T3设置在节点N1与输出信号线LQ2之间。晶体管T4设置在输出信号线LQ1与节点N2之间，晶体管T5设置在输出信号线LQ2与节点N2之间。晶体管T6设置在节点N2与低电位侧电源即VSS的节点之间。VSS例如是作为接地电位的“地”。而且，输入信号IN、INX输入到差动部。具体而言，输入信号IN、INX输入到构成差动部的晶体管T2、T3、T4、T5的栅极。实际上，如后所述，利用预缓冲器等对输入信号IN、INX进行缓冲后的信号输入到差动部。另外，本实施方式中的连接是电连接。电连接是以能够传递电信号的方式进行连接，是能够进行基于电信号的信息传递的连接，也可以是经由信号线、有源元件等的连接。
[0040] 此外，在图1中，电路装置20可以包含偏置电流电路30。偏置电流电路30是从高电位侧电源即VDD向输出信号线LQ1、LQ2流过偏置电流IS2、IS3的电路。在图1中，偏置电流电路30例如包含P型晶体管TB1、TB2、TB3、TB4。具体而言，晶体管TB1、TB3串联设置在VDD的节点与输出信号线LQ1之间，晶体管TB2、TB4串联设置在VDD的节点与输出信号线LQ2之间。晶体管TB1、TB2是构成电流源的晶体管。晶体管TB3、TB4是用于对从偏置电流电路30向输出信号线LQ1、LQ2流过偏置电流IS2、IS3的情况进行导通、断开控制的晶体管。例如，在构成输出驱动器DR1～DRn的电流源的晶体管T1中流过驱动电流IS1。另一方面，在构成偏置电流电路30的电流源的晶体管TB1、TB2中流过偏置电流IS2、IS3。偏置电流IS2、IS3的电流值是相同的电流值。另外，偏置电流电路30不是电路装置20的必需结构要素，例如，在不进行后述的PECL的动作的情况下，无需偏置电流电路30的结构。
[0041] 而且，在本实施方式中，在第1模式下，输出驱动器DR1～DRn中的i个输出驱动器根据构成差动输入信号的输入信号IN、INX，驱动输出信号线LQ1、LQ2。即，i个输出驱动器将与输入信号IN、INX对应的输出信号OUT、OUTX输出到输出信号线LQ1、LQ2。具体而言，将与第1模式的接口对应的信号波形的输出信号OUT、OUTX输出到输出信号线LQ1、LQ2。另一方面，在第2模式下，输出驱动器DR1～DRn中的j个输出驱动器根据构成差动输入信号的输入信号IN、INX，驱动输出信号线LQ1、LQ2。即，j个输出驱动器将与输入信号IN、INX对应的输出信号OUT、OUTX输出到输出信号线LQ1、LQ2。具体而言，将与第2模式的接口对应的信号波形的输出信号OUT、OUTX输出到输出信号线LQ1、LQ2。这里，i是1≤i≤n的整数，j是1≤j≤n且j≠i的整数。例如，不会成为i＝j＝1，可以是i＝1且j≥2，j＝1且i≥2。此外，第1模式例如是实现后述的LVDS(Low Voltage Differential Signaling)、PECL(Positive Emitter Coupled Logic)、HCSL(High Speed Current Steering Logic)或差动的CMOS(Complementary MOS)等中的一个接口的动作模式。第2模式是实现与该一个接口不同的接口的动作模式。根据图1的结构的本实施方式的电路装置20，能够在抑制电路面积增加的同时应对LVDS、PECL、HCSL、CMOS等多种接口接着，对LVDS、PECL、HCSL、CMOS进行说明。图2是LVDS专用的输出驱动器的结构例。该输出驱动器具有：电流源用的P型晶体管，其流过3.5mA的驱动电流；以及P型和N型晶体管，它们构成输入差动的输入信号IN、INX并输出差动的输出信号OUT、OUTX的差动部；以及N型晶体管，其设置在VSS侧。对作为电流源的P型晶体管的栅极施加偏置电压BSP。由此，流过3.5mA的驱动电流。图6是LVDS的差动输出信号的信号波形例。LVDS的差动输出信号是将以GND即VSS为基准的VOS＝1.25V的电压作为中心电压的、振幅为0.35V的信号。实际上，VOS为1.25V±10％，振幅为0.35V±30％。在LVDS中，100Ω的外部负载连接在输出信号OUT的节点与输出信号OUTX的节点之间。在该100Ω的外部负载中流过3.5mA的电流，由此，差动输出信号的振幅成为0.35V。另外，也可以采用M-LVDS的结构，即，在输出信号OUT的节点与输出信号OUTX的节点之间并联连接2个100Ω的外部负载，流过作为3.5mA的2倍的7mA的驱动电流。
[0042] 图3是PECL专用的输出驱动器的结构例。该输出驱动器具有：P型晶体管，其流过15.25mA的驱动电流；2个P型晶体管，它们构成差动部；以及构成向输出信号OUT、OUTX的节点流过5.7mA的偏置电流的偏置电流电路的2个P型晶体管。该输出驱动器实际上称作LV-PECL(Low Voltage Positive Emitter Coupled Logic)，但是，在本实施方式中，简记为PECL。图7是PECL的差动输出信号的信号波形例。PECL的差动输出信号是高电位侧的电压为VOH且低电位侧的电压为VOL的振幅的信号。VOH是以VDD为基准、负电位侧为0.9525V的电压，VOL是以VDD为基准、负电位侧为1.715V的电压。在PECL中，在接收侧进行戴维南端接或Y端接等。
[0043] 图4是HCSL专用的输出驱动器的结构例。该输出驱动器具有：P型晶体管，在该P型晶体管中流过15mA的驱动电流；以及2个P型晶体管，它们构成差动部。图8是HCSL的差动输出信号的信号波形例。HCSL的差动输出信号例如是以0.4V为中心电压的1.15V以下的振幅的信号。在HCSL中，在发送侧进行端接。此外，设置有用于使发送端的阻抗接近50Ω的33Ω左右的泄放电阻。另外，也可以采用使传输路的特性阻抗Z0为85Ω并流过17.6mA～18.8mA的驱动电流的结构的输出驱动器。
[0044] 图5是CMOS专用的输出驱动器的结构例。该输出驱动器包含：P型晶体管和N型晶体管，它们串联地设置在VDD与VSS之间，栅极输入输入信号IN；以及P型晶体管和N型晶体管，它们设置在VDD与VSS之间，栅极输入输入信号INX。该CMOS专用的输出驱动器的差动输出信号成为VDD～VSS的电压范围的全摆幅的信号。
[0045] 接着，使用图9～图12详细地说明本实施方式的电路装置20的动作。另外，以下，以n＝20、且图1的输出驱动器DR1～DRn为输出驱动器DR1～DR20的情况为例进行说明，但本实施方式不限于此，n可以小于20，也可以大于20。
[0046] 图9是LVDS的动作模式下的电路装置的动作说明图。LVDS的动作模式例如是第1模式。在该LVDS的动作模式下，输出驱动器DR1～DRn中的例如i＝4个输出驱动器DR1～DR4根据输入信号IN、INX驱动输出信号线LQ1、LQ2。即，4个输出驱动器DR1～DR4变为动作开启，对输出信号线LQ1、LQ2输出输出信号OUT、OUTX。而且，输出驱动器DR1～DR20中的4个输出驱动器DR1～DR4以外的输出驱动器DR5～DR20成为动作关闭。
[0047] 具体而言，在输出驱动器DR1～DR4中，对作为电流源的P型晶体管T1的栅极施加偏置电压BSP1。此外，对构成差动部的晶体管T3、T5输入与输入信号IN对应的信号，对构成差动部的晶体管T2、T4输入与输入信号INX对应的信号。具体而言，如后述的图22所示，输入对输入信号IN、INX进行缓冲后的信号。此外，也对构成负载电阻部的N型晶体管T6的栅极施加偏置电压BSN。
[0048] 通过对输出驱动器DR1～DR4的晶体管T1的栅极施加偏置电压BSP1，例如使is＝875μA的驱动电流流过DR1～DR4的各输出驱动器。由此，也能够与图2的LVDS的输出驱动器同样地流过合计4×875μA＝3.5mA的驱动电流。即，能够以3.5mA的电流驱动输出信号线LQ1、LQ2。另外，也可以如后述的图15所示，设置供4×is＝4×875μA的驱动电流流过的输出驱动器，使用该i＝1个输出驱动器驱动输出信号线LQ1、LQ2。
[0049] 另一方面，在图9中，输出驱动器DR5～DR20对P型晶体管T1的栅极施加VDD，对N型晶体管T6的栅极施加VSS。由此，这些晶体管T1、T6截止。此外，通过对偏置电流电路30的P型晶体管TB3、TB4的栅极施加VDD，晶体管TB3、TB4也截止。由此，输出驱动器DR5～DR20、偏置电流电路30成为动作关闭，能够仅通过成为动作开启的输出驱动器DR1～DR4驱动输出信号线LQ1、LQ2。
[0050] 图10是PECL的动作模式下的电路装置20的动作说明图。PECL的动作模式例如是第2模式。在该PECL的动作模式中，输出驱动器DR1～DRn中的j＝18个输出驱动器DR1～DR18根据输入信号IN、INX，驱动输出信号线LQ1、LQ2。即，18个输出驱动器DR1～DR18变为动作开启，对输出信号线LQ1、LQ2输出输出信号OUT、OUTX。而且，输出驱动器DR1～DR20中的18个输出驱动器DR1～DR18以外的输出驱动器DR19～DR20成为动作关闭。
[0051] 具体而言，在输出驱动器DR1～DR18中，对晶体管T1的栅极施加偏置电压BSP1。此外，对晶体管T3输入与输入信号IN对应的信号，对晶体管T2输入与输入信号INX对应的信号。另一方面，对N型晶体管T4、T5、T6的栅极施加VSS＝GND，这些晶体管T4、T5、T6截止。通过对输出驱动器DR1～DR18的晶体管T1的栅极施加偏置电压BSP1，能够与图3的PECL的输出驱动器大致同样地流过合计18×875μA＝15.75mA的驱动电流。
[0052] 另外，在图10中，流过18×875μA＝15.75mA的驱动电流，不与图3的15.25mA的驱动电流完全一致，但是，如图7所示，这些驱动电流之差在接口的标准中处于容许误差范围内。此外，在后述的图15中，也可以使用分别流过4×is＝4×875μA的驱动电流的4个输出驱动器和分别流过is＝875μ的驱动电流的2个输出驱动器，使用合计j＝6个输出驱动器。这样，也能够流过合计4×4×875μA+2×875μA＝18×875μA＝15.75mA的驱动电流。
[0053] 并且，在图10中，通过对偏置电流电路30的晶体管TB1、TB2的栅极施加偏置电压BSP2并且对P型晶体管TB3、TB4的栅极施加VSS，这些晶体管TB3、TB4导通。由此，偏置电流电路30成为动作开启，能够与图3的PECL的输出驱动器同样地实现流过5.7mA的偏置电流的偏置电流电路30。
[0054] 另一方面，在输出驱动器DR19～DR20中，通过对晶体管T1、T6的栅极分别施加VDD、VSS，这些晶体管T1、T6截止。由此，输出驱动器DR19～DR20成为动作关闭，能够仅通过成为动作开启的输出驱动器DR1～DR18、偏置电流电路30驱动输出信号线LQ1、LQ2。
[0055] 图11是HCSL的动作模式下的电路装置20的动作说明图。HCSL的动作模式例如是第3模式。在该HCSL的动作模式下，输出驱动器DR1～DRn中的k＝17个(k是1≤k≤n的整数)的输出驱动器DR1～DR17根据输入信号IN、INX，驱动输出信号线LQ1、LQ2。即，17个输出驱动器DR1～DR17变为动作开启，对输出信号线LQ1、LQ2输出输出信号OUT、OUTX。而且，输出驱动器DR1～DR20中的17个输出驱动器DR1～DR17以外的输出驱动器DR18～DR20成为动作关闭。
[0056] 具体而言，在输出驱动器DR1～DR17中，对晶体管T1的栅极施加偏置电压BSP1。此外，对构成差动部的晶体管T3输入与输入信号IN对应的信号，对构成差动部的晶体管T2输入与输入信号INX对应的信号。另一方面，对N型晶体管T4、T5、T6的栅极施加VSS＝GND，这些晶体管T4、T5、T6截止。通过对输出驱动器DR1～DR17的晶体管T1的栅极施加偏置电压BSP1，能够与图4的HCSL的输出驱动器大致同样地流过合计17×875μA＝14.875mA的驱动电流。此外，N型晶体管T4、T5、T6截止，由此，能够与图4同样，仅利用P型晶体管T1、T2、T3驱动输出信号线LQ1、LQ2。
[0057] 另外，在图11中，流过17×875μA＝14.875mA的驱动电流，不与图4的15mA的驱动电流完全一致，但是，如图8所示，这些驱动电流之差在接口的标准中处于容许误差范围内。此外，在后述的图15中，也可以使用分别流过4×is＝4×875μA的驱动电流的4个输出驱动器和流过is＝875μA的驱动电流的1个输出驱动器，使用合计j＝5个输出驱动器。这样，也能够流过合计4×4×875μA+875μA＝17×875μA＝14.875mA的驱动电流。
[0058] 另一方面，在输出驱动器DR18～DR20中，通过对晶体管T1、T6的栅极分别施加VDD、VSS，使这些晶体管T1、T6截止。此外，在偏置电流电路30中，通过对栅极施加VDD，晶体管TB3、TB4也截止。由此，输出驱动器DR18～DR20和偏置电流电路30成为动作关闭，能够仅通过成为动作开启的输出驱动器DR1～DR17驱动输出信号线LQ1、LQ2。
[0059] 图12是CMOS的动作模式下的电路装置20的动作说明图。CMOS的动作模式例如是第4模式。在该CMOS的动作模式中，输出驱动器DR1～DR20中的m个(m是1≤m≤n的整数)输出驱动器DR1～DRm根据输入信号IN、INX，驱动输出信号线LQ1、LQ2。即，m个输出驱动器DR1～DRm成为动作开启，对输出信号线LQ1、LQ2输出输出信号OUT、OUTX。而且，输出驱动器DR1～DR20中的m个输出驱动器DR1～DRm以外的输出驱动器DRm+1～DR20成为动作关闭。
[0060] 具体而言，在输出驱动器DR1～DRm中，对P型晶体管T1的栅极施加VSS，对N型晶体管T6的栅极施加VDD，由此，这些晶体管T1、T6导通。此外，对晶体管T3、T5输入与输入信号IN对应的信号，对晶体管T2、T4输入与输入信号INX对应的信号。由此，输出驱动器DR1～DRm作为对输入信号IN、INX进行缓冲并输出VDD～VSS的电压范围的全摆幅的输出信号OUT、OUTX的差动输入差动输出的CMOS的缓冲器电路进行动作。
[0061] 另一方面，在输出驱动器DRm+1～DR20中，通过对晶体管T1、T6的栅极分别施加VDD、VSS，使这些晶体管T1、T6截止。此外，在偏置电流电路30中，通过对晶体管TB3、TB4的栅极施加VDD，这些晶体管TB3、TB4也截止。由此，输出驱动器DRm+1～DR20和偏置电流电路30成为动作关闭，能够仅通过成为动作开启的输出驱动器DR1～DRm驱动输出信号线LQ1、LQ2。这样，能够调整CMOS的驱动中的通过率(through rate)。例如，在提高CMOS驱动中的通过率的情况下，增大m，增加驱动输出信号线LQ1、LQ2的输出驱动器DR1～DRm的个数。另一方面，在降低CMOS驱动中的通过率的情况下，减小m，减少驱动输出信号线LQ1、LQ2的输出驱动器DR1～DRm的个数。
[0062] 如上所述，在本实施方式的电路装置20中，设置有输入与输入信号IN、INX对应的信号并且与输出信号线LQ1、LQ2公共连接的多个输出驱动器DR1～DRn。而且，在第1模式下，输出驱动器DR1～DRn中的i个输出驱动器驱动输出信号线LQ1、LQ2，在第2模式下，输出驱动器DR1～DRn中的j个输出驱动器驱动输出信号线LQ1、LQ2。通过采用这样的结构，如图9～图12中所说明那样，能够按照基于LVDS、PECL、HCSL或CMOS等多种接口的标准的信号波形驱动输出信号线LQ1、LQ2。此外，本实施方式构成为输出驱动器DR1～DRn的、各接口的动作模式所需的输出驱动器成为动作开启，驱动输出信号线LQ1、LQ2，所以，能够抑制电路装置20的电路面积的增加。
[0063] 例如，作为本实施方式的比较例的方法，可考虑如下方法：设置图2、图3、图4、图5所示的结构的LVDS、PECL、HCSL和CMOS的专用的全部输出驱动器，将输出信号线LQ1、LQ2与这些多个专用的输出驱动器公共连接。但是，在该比较例的方法中，必须设置构成LVDS、PECL、HCSL和CMOS的输出驱动器的全部晶体管，因此，电路面积变得非常大。与此相对，在本实施方式中，能够与LVDS、PECL、HCSL、CMOS等各接口对应地使用从输出驱动器DR1～DRn中选择出的输出驱动器来实现这些各接口的驱动。因此，与上述的比较例的方法相比，能够大幅减小电路面积。其结果，可以实现能够抑制电路的布局面积的增加并应对多种接口的电路装置20。
[0064] 此外，在本实施方式的电路装置20中，设置有偏置电流电路30，该偏置电流电路30与输出信号线LQ1、LQ2连接，从高电位侧电源即VDD向输出信号线LQ1、LQ2流过偏置电流。如果设置这样的偏置电流电路30，则如图11中所说明那样，还能够实现PECL的动作模式等，能够应对更多种接口。
[0065] 另外，在图9～图12中，例如，假设第1模式是LVDS的动作模式且第2模式是PECL的动作模式进行了说明，但是，本实施方式不限于此。例如，也可以是，第1模式是PECL、HCSL或CMOS中的一个动作模式，第2模式是与LVDS、HCSL或CMOS中的上述1个动作模式不同的动作模式。此外，本实施方式的电路装置20也可以实现LVDS、PECL、HCSL、CMOS以外的接口的动作模式、或使LVDS、PECL、HCSL、CMOS派生或发展的接口的动作模式。
[0066] 2.详细结构例
[0067] 图13示出本实施方式的电路装置20的详细结构例。图13的电路装置20包含输出驱动器DR1～DRn、控制电路40和偏置电压生成电路42。控制电路40包含控制块CTB1～CTBn。控制块CTB1～CTBn的各控制块与多个输出驱动器DR1～DRn的各输出驱动器对应地设置。
[0068] 对控制电路40输入输入信号IN、INX。具体而言，对控制电路40的控制块CTB1～CTBn输入输入信号IN、INX。例如，在后述的图24中，例如，在电路装置20中设置有振荡信号生成电路70，该振荡信号生成电路70使用振子10生成振荡信号OSCK。该情况下，输入信号IN、INX成为基于振荡信号OSCK的信号。即，来自振荡信号生成电路70的差动的输入信号IN、INX输入到控制电路40。
[0069] 控制电路40将对输入信号IN、INX进行缓冲后的信号输出到输出驱动器DR1～DRn。例如，控制块CTB1将对输入信号IN、INX进行缓冲后的信号输出到输出驱动器DR1。控制块CTB2将对输入信号IN、INX进行缓冲后的信号输出到输出驱动器DR2。同样，控制块CTB3～CTBn将对输入信号IN、INX进行缓冲后的信号输出到输出驱动器DR3～DRn。此外，控制电路
40输出输出驱动器DR1～DRn的晶体管的导通、断开的控制信号。以图11为例，控制电路40将N型晶体管T4、T5、T6的栅极设定为GND，输出用于使这些晶体管T4、T5、T6截止的控制信号。
以图12为例，控制电路40将P型晶体管T1的栅极设定为GND，将N型晶体管T6的栅极设定为VDD，输出用于使这些晶体管T1、T6导通的控制信号。此外，电路装置20设置有偏置电流电路
30，控制电路40输出偏置电流电路30的晶体管TB3、TB4的导通、截止的控制信号。以图9、图
11、图12为例，将P型晶体管TB3、TB4的栅极设定为VDD，输出用于使这些晶体管TB3、TB4截止的控制信号。以图10为例，将P型晶体管TB3、TB4的栅极设定为GND，输出用于使这些晶体管TB3、TB4导通的控制信号。
40输出输出驱动器DR1～DRn的晶体管的导通、断开的控制信号。以图11为例，控制电路40将N型晶体管T4、T5、T6的栅极设定为GND，输出用于使这些晶体管T4、T5、T6截止的控制信号。
以图12为例，控制电路40将P型晶体管T1的栅极设定为GND，将N型晶体管T6的栅极设定为VDD，输出用于使这些晶体管T1、T6导通的控制信号。此外，电路装置20设置有偏置电流电路
30，控制电路40输出偏置电流电路30的晶体管TB3、TB4的导通、截止的控制信号。以图9、图
11、图12为例，将P型晶体管TB3、TB4的栅极设定为VDD，输出用于使这些晶体管TB3、TB4截止的控制信号。以图10为例，将P型晶体管TB3、TB4的栅极设定为GND，输出用于使这些晶体管TB3、TB4导通的控制信号。
[0070] 偏置电压生成电路42生成偏置电压，并供给到输出驱动器DR1～DRn、偏置电流电路30。例如，偏置电压生成电路42生成偏置电压BSP1、BSN，并供给到输出驱动器DR1～DRn的晶体管T1、T6的栅极。此外，偏置电压生成电路42生成偏置电压BSP2，并供给到偏置电流电路30的晶体管TB1、TB2的栅极。
[0071] 接着，对本实施方式的输出驱动器DR1～DRn的配置结构例进行说明。例如，图14示出输出驱动器DR1～DRn的第1配置结构例。在图14中，作为输出驱动器DR1～DRn，例如设置有20个输出驱动器DR1～DR20。而且，输出驱动器DR1～DR20相邻地配置。例如，输出驱动器DR1～DR20进行矩阵配置。具体而言，以2行×10列进行矩阵配置。此外，在与输出驱动器DR1～DR20的配置区域相邻的区域配置有未图示的偏置电流电路30。
[0072] 而且，DR1～DR20的各输出驱动器具有流过电流值is的驱动电流的驱动电流源。以图1为例，驱动电流源由对栅极施加偏置电压的驱动电流源用的晶体管T1实现。输出驱动器DR1～DR20的驱动电流源的电流值is例如是is＝875μA。
[0073] 这样，以图9为例，通过使输出驱动器DR1～DR20中的4个输出驱动器动作开启并使剩余的16个输出驱动器动作关闭，能够实现LVDS的动作模式。以图10为例，通过使输出驱动器DR1～DR20中的18个输出驱动器动作开启并使剩余的2个输出驱动器动作关闭、使偏置电流电路30动作接通，能够实现PECL的动作模式。以图11为例，通过使输出驱动器DR1～DR20中的17个输出驱动器动作开启并使剩余的3个输出驱动器动作关闭，能够实现HCSL的动作模式。以图12为例，通过使输出驱动器DR1～DR20中的m个输出驱动器动作开启并使剩余的输出驱动器动作关闭，能够实现以个数m设定的通过率的CMOS的动作模式。
[0074] 图15示出输出驱动器DR1～DRn的第2配置结构例。在图15中，作为输出驱动器DR1～DRn，设置有第1组GR1的输出驱动器DA1～DA4和第2组GR2的输出驱动器DB1～DB4。而且，输出驱动器DA1～DA4、DB1～DB4相邻地配置。例如，输出驱动器DA1～DA4、DB1～DB4进行矩阵配置。具体而言，输出驱动器DA1～DA4以2行×2列进行矩阵配置，与其相邻地以2行×2列矩阵配置有输出驱动器DB1～DB4。此外，在与这些输出驱动器DA1～DA4、DB1～DB4的配置区域相邻的区域配置有未图示的偏置电流电路30。
[0075] 另外，在图14、图15的第1、第2配置结构例中，输出驱动器DR1～DR20、DA1～DA4、DB1～DB4的各配置区域不仅配置有构成各输出驱动器的晶体管T1～T6，还配置有与各输出驱动器对应的预驱动器等控制块。
[0076] 而且，在本实施方式中，输出驱动器DR1～DRn包含：第1组GR1的输出驱动器DA1～DA4，它们具有流过电流值is的驱动电流的驱动电流源；以及第2组GR2的输出驱动器DB1～DB4，它们具有流过电流值a×is＝4×is的驱动电流的驱动电流源。以图1为例，这些驱动电流源由对栅极施加偏置电压的驱动电流源用的晶体管T1实现。例如，is＝875μA。
[0077] 这样，在图15中，输出驱动器DR1～DRn中的第1组GR1的输出驱动器DA1～DA4具有流过电流值is的驱动电流的驱动电流源。另一方面，输出驱动器DR1～DRn中的第2组GR2的输出驱动器DB1～DB4具有流过电流值a×is＝4×is的驱动电流的驱动电流源。这里，a是2以上的整数。流过电流值a×is的驱动电流的驱动电流源与流过电流值is的驱动电流的驱动电流源的情况相比，能够通过使图1的晶体管T1的晶体管尺寸成为例如a倍左右来实现。该情况下，优选也增大晶体管T2、T3、T4、T5、T6的晶体管尺寸。
[0078] 根据图15的第2配置结构例，能够应对各种接口。以图9为例，通过使电流值为4×is的第2组GR2的输出驱动器DB1～DB4中的1个输出驱动器动作开启并使第2组GR2的剩余的3个输出驱动器动作关闭、并且使第1组GR1的输出驱动器DA1～DA4动作关闭，能够实现LVDS的动作模式。即，能够流过i×is＝4×875μA＝3.5mA的驱动电流，能够实现LVDS的动作模式。
[0079] 以图10为例，使电流值为4×is的第2组GR2的全部输出驱动器DB1～DB4和电流值为is的第1组GR1的输出驱动器DA1～DA4中的2个输出驱动器动作开启并使剩余的2个输出驱动器动作关闭。并且，使偏置电流电路30动作开启。由此，能够实现PECL的动作模式。即，能够流过4×4×is+2×is＝18×875μA＝115.750mA的驱动电流和来自偏置电流电路30的5.7mA的偏置电流，能够实现PECL的动作模式。
[0080] 以图11为例，通过使电流值为4×is的第2组GR2的全部输出驱动器DB1～DB4和电流值为is的第1组GR1的输出驱动器DA1～DA4中的1个输出驱动器动作开启并使剩余的3个输出驱动器动作关闭，能够实现HCSL的动作模式。即，能够流过4×4×is+is＝17×875μA＝14.875mA的驱动电流，能够实现HCSL的动作模式。
[0081] 此外，以图12为例，通过使第2组GR2的输出驱动器DB1～DB4中的p个输出驱动器和第1组GR1的输出驱动器DA1～DA4中的q个输出驱动器动作关闭，能够实现规定的通过率的CMOS的动作模式。例如，在设m＝4×p+q时，能够实现与使图12的m个输出驱动器DR1～DRm动作开启的情况相等的通过率。
[0082] 而且，在图15的第2配置结构例中，与图14的第1配置结构例相比，能够大幅度缩小电路装置20的布局面积。例如，在欲实现流过4×is的驱动电流的输出驱动器的情况下，在图14的第1配置结构例中，例如，需要如输出驱动器DR1～DR4那样设置4个输出驱动器。与此相对，在图15的第2配置结构例中，例如，仅设置1个输出驱动器DB1即可。而且，流过4×is的驱动电流的1个输出驱动器DB1的布局面积小于4个输出驱动器DR1～DR4的布局面积。即，如后述的图22、图23所示，需要针对各输出驱动器设置4个预缓冲器，在设置4个输出驱动器DR1～DR4的结构例中，需要设置合计16个预缓冲器。与此相对，在设置1个输出驱动器DB1的结构例中，设置4个预缓冲器即可。此外，与设置4个输出驱动器DR1～DR4的结构例相比，在设置1个输出驱动器DB1的结构例中，还能够缩小信号的布线区域的面积，因此，能够充分减小布局面积。因此，能够抑制电路装置20的布局面积并应对多种接口。另外，如上所述，在图14、图15中，也可以是，在各输出驱动器的配置区域中不仅配置有构成输出驱动器的晶体管T1～T6，还配置有与各输出驱动器对应的预驱动器等的控制块。
[0083] 这样，在图15中，作为图1的输出驱动器DR1～DRn，设置8个输出驱动器DA1～DA4、DB1～DB4，成为n＝8。此外，第1组GR1的输出驱动器DA1～DA4具有流过电流值is的驱动电流的驱动电流源，第2组GR2的输出驱动器DB1～DB4具有流过电流值a×is＝4×is的驱动电流的驱动电流源，成为a＝4。这样，如上所述，能够实现LVDS、PECL、HCSL、CMOS等各种模式并且还可实现电路装置20的布局面积的缩小化。特别是，在本实施方式中，is＝875μA。这样，通过使第2组GR2的1个输出驱动器动作开启，能够实现图9的LVDS的动作模式。此外，通过使第2组GR2的4个输出驱动器和第1组GR1的2个输出驱动器动作开启，能够实现图10的PECL的动作模式。此外，通过使第2组GR2的4个输出驱动器和第1组GR1的1个输出驱动器动作开启，能够实现图11的HCSL的动作模式。因此，能够以紧凑的布局配置面积实现LVDS、PECL、HCSL等各种动作模式。
[0084] 图16～图21示出输出驱动器DR1～DRn的其他配置结构例。在本实施方式中，输出驱动器DR1～DRn包含第3组输出驱动器，该第3组输出驱动器具有流过电流值b×is的驱动电流的驱动电流源。这里，b为2以上且是b≠a的整数。例如，在图16～图21中，D1为具有流过电流值is的驱动电流的驱动电流源的第1组输出驱动器，D2为具有流过电流值a×is＝2×is的驱动电流的驱动电流源的第2组输出驱动器。而且，在图16、图17、图18、图19中，D3为具有流过电流值b×is＝3×is的驱动电流的驱动电流源的第3组输出驱动器。此外，在图20、图21中，D4为具有流过电流值b×is＝4×is的驱动电流的驱动电流源的第3组输出驱动器。并且，在图16～图21中，设置有输出驱动器D5、D6、D7、D8、D9、D10，该输出驱动器D5、D6、D7、D8、D9、D10具有流过电流值为5×is、6×is、7×is、8×is、9×is、10×is的驱动电流的电流源。这样，如果设置第1、第2、第3组等的输出驱动器，则通过组合这些各组输出驱动器而驱动输出信号线LQ1、LQ2，能够实现各种接口的动作模式。
[0085] 图22示出输出驱动器DR和控制块CTB的详细结构例。如图13中所说明，控制电路40的CTB1～CTBn的各控制块与DR1～DRn的各输出驱动器对应地设置。在图22中，将CTB1～CTBn的各控制块记作控制块CTB，将DR1～DRn的各输出驱动器记作输出驱动器DR。
[0086] 如图22所示，输出驱动器DR1～DRn的各输出驱动器DR包含晶体管T1，该晶体管T1设置在高电位侧电源即VDD的节点与第1节点即节点N1之间。晶体管T1是驱动电流源用的晶体管。此外，输出驱动器DR包含：晶体管T2，其设置在节点N1与输出信号线LQ1之间；以及晶体管T3，其设置在节点N1与输出信号线LQ2之间。晶体管T1是输出信号线LQ1的驱动用晶体管，晶体管T3是输出信号线LQ2的驱动用晶体管。此外，输出驱动器DR包含：晶体管T4，其设置在输出信号线LQ1与第2节点即节点N2之间；以及晶体管T5，其设置在输出信号线LQ2与节点N2之间。晶体管T4是输出信号线LQ1的驱动用晶体管，晶体管T5是输出信号线LQ2的驱动用晶体管。并且，输出驱动器DR包含晶体管T6，该晶体管T6设置在节点N2与低电位侧电源即VSS的节点之间。这里，晶体管T1、T2、T3、T4、T5、T6是第1晶体管、第2晶体管、第3晶体管、第4晶体管、第5晶体管、第6晶体管。这样，能够通过晶体管T1实现驱动电流的电流源，能够通过晶体管T2、T3、T4、T5实现差动部，能够通过晶体管T6实现负载电阻部。
[0087] 此外，在图22中，晶体管T1、T2、T3是P型晶体管，晶体管T4、T5、T6是N型晶体管。这样，能够通过P型晶体管T1实现高电位侧的电流源，通过N型晶体管T6实现低电位侧的负载电阻部。而且，能够通过P型晶体管T2、T3和N型晶体管T4、T5实现具有P型和N型晶体管的差动部。另外，还能够实施通过N型晶体管实现输出驱动器的全部晶体管等的变形。
[0088] 此外，在图22中，控制块CTB包含设定电路STC和预缓冲器PB1、PB2、PB3、PB4。设定电路STC输入差动的输入信号IN、INX，输出例如进行定时调整等后的差动的输入信号IN’、INX’。预缓冲器PB1、PB2进行输入信号IN’的缓冲，将所缓冲的输入信号IN’输出到输出驱动器DR的晶体管T3、T5的栅极。预缓冲器PB3、PB4进行输入信号INX’的缓冲，将所缓冲的输入信号INX’输出到输出驱动器DR的晶体管T2、T4的栅极。通过设置这样的预缓冲器PB1、PB2、PB3、PB4，可抑制输入到晶体管T2、T3、T4、T5的栅极的信号的波形的钝化，能够进行输出驱动器DR对输出信号线LQ1、LQ2的适当驱动。此外，设定电路STC还进行图9～图12中所说明的各动作模式下的晶体管T1、T6等的导通、截止的设定的逻辑处理。
[0089] 图23是图22的输出驱动器DR和控制块CTB的布局配置例。具体而言，图23是图15中所说明的流过4×is的驱动电流的情况下的输出驱动器DR和控制块CTB的布局配置例。在图23中，方向DT2是与方向DT1垂直的方向，方向DT3是方向DT1的相反方向，方向DT4是方向DT2的相反方向。输出驱动器DR的P型晶体管T1和N型晶体管T6沿着方向DT2配置。这些晶体管T1、T6的晶体管尺寸为较大的尺寸，以流过4×is的驱动电流。而且，构成输出驱动器DR的差动部的P型晶体管T2、T3和N型晶体管T4、T5也沿着方向DT2配置。这些晶体管T2、T3、T4、T5的晶体管尺寸小于晶体管T1、T6，配置在内包于晶体管T1、T6的配置区域的区域上。此外，在晶体管T2、T3、T4、T5的方向DT3侧、方向DT1侧设置有布线区域RGL1、RGL2。
[0090] 而且，图22的预缓冲器PB1～PB4、设定电路STC配置在晶体管T1～T6的配置区域的方向DT4侧的区域。如图23所示，这些预缓冲器PB1～PB4、设定电路STC的配置区域的布局面积、布线区域RGL1、RGL2的布局面积较大。例如，在图14的第1配置结构例中，针对DR1～DR20的各输出驱动器的每个输出驱动器，设置有预缓冲器PB1～PB4、设定电路STC和布线区域RGL1、RGL2，因此，电路的布局面积增加。另一方面，在图15的第2配置结构例中，例如，针对DB1～DB4的各输出驱动器设置预缓冲器PB1～PB4、设定电路STC和布线区域RGL1、RGL2即可，因此，与图14的第1配置结构例相比，能够减小电路的布局面积。因此，能够抑制电路的布局面积的增加并实现多种接口的动作模式。
[0091] 3.振荡器
[0092] 图24示出本实施方式的振荡器4的结构例。振荡器4包含本实施方式的电路装置20和振子10。而且，电路装置20包含振荡信号生成电路70，该振荡信号生成电路70使用振子10生成振荡信号OSCK，上述的输入信号IN、INX成为基于振荡信号OSCK的信号。
[0093] 振子10是利用电信号产生机械振动的元件。振子10例如可以由石英振动片等振动片实现。例如，振子10可以由切角为AT切或SC切等的进行厚度剪切振动的石英振动片等实现。例如，振子10也可以是SPXO(Simple Packaged Crystal Oscillator)的振子。或者，振子10也可以为内置于具有恒温槽的恒温槽型振荡器(OCXO)的振子，也可以为内置于不具有恒温槽的温度补偿型振荡器(TCXO)的振子。另外，本实施方式的振子10例如可以通过厚度剪切振动型以外的振动片、由石英以外的材料形成的压电振动片等各种振动片实现。例如，作为振子10，也可以采用SAW(Surface Acoustic Wave)谐振器、作为使用硅基板而形成的硅制振子的MEMS(Micro Electro Mechanical Systems)振子等。
[0094] 电路装置20例如是通过半导体工艺制造的IC(Integrated Circuit)，是在半导体基板上形成有电路元件的半导体芯片。电路装置20包含振荡信号生成电路70和输出电路90。并且，电路装置20可以包含处理电路50、接口电路60和偏置电压生成电路42。
[0095] 振荡信号生成电路70包含振荡电路80和PLL(Phase Locked Loop)电路82。振荡电路80使振子10振荡而生成振荡信号OSCK。例如，振荡电路80进行使振子10振动的驱动而生成振荡信号OSCK。例如，作为振荡电路80，可以使用皮尔斯型石英振荡电路等。
[0096] PLL电路82根据来自振荡电路80的振荡信号OSCK，生成输入到输出电路90的输入信号IN、INX。例如，将对振荡信号OSCK的频率进行倍增后的信号作为输入信号IN、INX生成并输出到输出电路90。作为PLL电路82，例如，可以使用分数-N型PLL电路等。例如，PLL电路82将与由处理电路50设定的频率码对应的频率的信号作为输入信号IN、INX生成。
[0097] 输出电路90包含输出驱动器DR1～DRn和控制电路40。而且，根据输入信号IN、INX，输出输出信号OUT、OUTX。即，输出与所设定的动作模式对应的接口的信号波形的输出信号OUT、OUTX。输出信号OUT、OUTX经由振荡器4的外部连接端子输出到外部。另外，也可以使得输出电路90能够输出多个信道的输出信号OUT、OUTX。例如，也可以使得向多个信道的各信道输出不同的接口的动作模式的输出信号OUT、OUTX。例如，也可以是，在第1信道中，输出LVDS、PECL、HCSL、CMOS中的任意一个动作模式的输出信号OUT、OUTX，在第2信道中，与第1信道独立地输出LVDS、PECL、HCSL、CMOS中的任意一个动作模式的输出信号OUT、OUTX。
[0099] 处理电路50进行电路装置20的各种控制处理、设定处理。例如，处理电路50进行动作模式的设定处理、输出信道的设定处理等。此外，处理电路50进行电路装置20的各电路块的控制处理。此外，处理电路50也可以进行温度补偿处理、老化校正处理或数字滤波处理等数字信号处理。在进行温度补偿处理的情况下，例如，设置温度传感器，处理电路50根据来自温度传感器的温度检测信息，进行补偿振荡频率的温度特性的温度补偿处理，输出用于控制振荡频率的频率控制数据。具体而言，处理电路50根据与温度对应地变化的温度检测数据和作为近似函数的系数的温度补偿系数的数据，进行用于抵消或抑制由于温度变化引起的振荡频率的变动的温度补偿处理。即，在存在温度变化的情况下，进行用于使振荡频率恒定的温度补偿处理。处理电路50能够通过基于门阵列等自动配置布线的ASIC(Application Specific Integrated Circuit)的电路实现。或者，也可以通过DSP(Digital Signal Processor)、CPU(Central Processing Unit)等处理器实现处理电路
50。
50。
[0100] 接口电路60是实现I2C(Inter Integrated Circuit)、SPI(Serial Peripheral Interface)等接口的电路。即，接口电路60进行与振荡器4的外部装置之间的接口处理。能够使用该接口电路60设定输出信号OUT、OUTX的时钟频率、输出信道等。
[0101] 4.电子设备、移动体
[0102] 图25示出包含本实施方式的电路装置20的电子设备500的结构例。电子设备500包含振子10、电路装置20和处理装置520。此外，电子设备500可以包含天线ANT、通信接口510、操作接口530、显示部540和存储器550。由振子10和电路装置20构成振荡器4。另外，电子设备500不限于图25的结构，可以实施省略其中一部分的结构要素、或追加其他结构要素等各种变形。
[0103] 电子设备500例如是基站或者路由器等网络相关设备、计测距离、时间、流速或者流量等物理量的高精度计测设备、测量生物体信息的生物体信息测量设备或车载设备等。生体信息测量设备例如是超声波测量装置、脉搏计或血压测量装置等。车载设备是自动驾驶用设备等。此外，电子设备500也可以是头部佩戴型显示装置、钟表相关设备等可佩戴设备、机器人、打印装置、投影装置、智能手机等便携信息终端、发布内容的内容提供设备、或者数字照相机或摄像机等影像设备等。
[0104] 通信接口510进行经由天线ANT从外部接收数据、或向外部发送数据的处理。作为处理器的处理部520进行电子设备500的控制处理、以及经由通信接口510收发的数据的各种数字处理等。处理装置520的功能例如可通过微型计算机等处理器实现。操作接口530用于供用户进行输入操作，可通过操作按钮、触摸面板显示器等实现。显示部540用于显示各种信息，可通过液晶、有机EL等显示器实现。存储器550存储数据，其功能可通过RAM、ROM等半导体存储器实现。
[0105] 图26示出包含本实施方式的电路装置20的移动体的例子。本实施方式的电路装置20例如可以组装到车辆、飞机、摩托车、自行车或者船舶等各种移动体中。移动体例如是具有发动机或马达等驱动机构、方向盘或舵等转向机构、各种电子设备、且在陆地、空中或海上移动的设备/装置。图26概要地示出作为移动体的具体例的汽车206。汽车206中组装了具有本实施方式的电路装置20的未图示的振荡器。控制装置208根据由振荡器生成的时钟信号而进行动作。控制装置208能够根据例如车体207的姿势控制悬架的软硬并且控制各个车轮209的制动。例如可以利用控制装置208实现汽车206的自动驾驶。另外，组装有本实施方式的电路装置20的设备不限于这种控制装置208，也可以组装到汽车206等移动体中设置的仪表盘设备、导航设备等各种车载设备中。
[0106] 如以上所说明那样，本实施方式的电路装置包含：第1输出信号线，其输出构成差动输出信号的第1输出信号；第2输出信号线，其输出构成差动输出信号的第2输出信号；以及差动输入差动输出的第1输出驱动器～第n输出驱动器，它们与第1输出信号线以及第2输出信号线连接。在第1模式下，第1输出驱动器～第n输出驱动器中的i个输出驱动器根据构成差动输入信号的第1输入信号和第2输入信号，驱动第1输出信号线和第2输出信号线。在第2模式下，第1输出驱动器～第n输出驱动器中的j个输出驱动器根据第1输入信号和第2输入信号，驱动第1输出信号线和第2输出信号线，其中，n是2以上的整数，i是1≤i≤n的整数，j是1≤j≤n且j≠i的整数。
[0107] 这样，在本实施方式中，在电路装置中设置有：第1输出信号线和第2输出信号线；以及第1输出驱动器～第n输出驱动器，它们根据第1输入信号和第2输入信号，驱动第1输出信号线和第2输出信号线。而且，在第1模式下，i个输出驱动器驱动第1输出信号线和第2输出信号线，由此，例如，能够以依照第1接口的标准的信号波形驱动第1输出信号线和第2输出信号线。另一方面，在第2模式下，i个输出驱动器驱动第1输出信号线和第2输出信号线，由此，例如，能够以依照第2接口的标准的信号波形驱动第1输出信号线和第2输出信号线。
而且，在本实施方式中，由于能够从第1输出驱动器～第n输出驱动器中设定各接口所需的输出驱动器而驱动第1输出信号线和第2输出信号线，所以，能够抑制电路装置的电路面积的增加。因此，可提供能够抑制电路面积的增加并实现多种接口的动作模式的电路装置。
而且，在本实施方式中，由于能够从第1输出驱动器～第n输出驱动器中设定各接口所需的输出驱动器而驱动第1输出信号线和第2输出信号线，所以，能够抑制电路装置的电路面积的增加。因此，可提供能够抑制电路面积的增加并实现多种接口的动作模式的电路装置。
[0108] 此外，在本实施方式中，也可以是，第1输出驱动器～第n输出驱动器包含：第1组输出驱动器，其具有流过电流值is的驱动电流的驱动电流源；以及第2组输出驱动器，其具有流过电流值a×is的驱动电流的驱动电流源，其中，a是2以上的整数。
[0109] 这样，通过使流过电流值is的驱动电流的第1组输出驱动器中的任意一个输出驱动器动作开启或者使流过电流值a×is的驱动电流的第2组输出驱动器中的任意一个输出驱动器动作开启，能够应对驱动电流的电流值不同的各种接口的动作模式。
[0110] 此外，在本实施方式中，也可以是，n＝8、a＝4。这样，作为第1～第8输出驱动器，设置有流过电流值is的驱动电流的第1组输出驱动器和流过电流值4×is的驱动电流的第2组输出驱动器。而且，通过使流过电流值is的驱动电流的第1组中的任意一个输出驱动器动作开启，或者使流过电流值4×is的驱动电流的第2组中的任意一个输出驱动器动作开启，能够应对驱动电流的电流值不同的各种接口的动作模式。
[0111] 此外，在本实施方式中，也可以是，is＝875μA。这样，能够应对流过与is＝875μA的倍数对应的电流值的驱动电流所需的各种接口的动作模式。
[0112] 此外，在本实施方式中，也可以是，第1输出驱动器～第n输出驱动器包含第3组输出驱动器，该第3组输出驱动器具有流过电流值b×is的驱动电流的驱动电流源，其中，b是2以上且b≠a的整数。
[0113] 这样，通过使流过电流值is的驱动电流的第1组中的任意一个输出驱动器动作开启，或使流过电流值a×is的驱动电流的第2组中的任意一个输出驱动器动作开启，或者使流过电流值b×is的驱动电流的第3组中的任意一个输出驱动器动作开启，能够应对各种接口的动作模式。
[0114] 此外，在本实施方式中，也可以是，电路装置包含偏置电流电路，该偏置电流电路与第1输出信号线以及第2输出信号线连接，从高电位侧电源向第1输出信号线和第2输出信号线流过偏置电流。
[0115] 这样，在应对规定的接口的动作模式时，除了来自输出驱动器的驱动电流以外，还能够使用来自偏置电流电路的偏置电流驱动第1输出信号线和第2输出信号线。
[0116] 此外，在本实施方式中，也可以是，第1输出驱动器～第n输出驱动器的各输出驱动器包含：第1晶体管，其设置在高电位侧电源节点与第1节点之间；第2晶体管，其设置在第1节点与第1输出信号线之间；第3晶体管，其设置在第1节点与第2输出信号线之间。另外，各输出驱动器还包含：第4晶体管，其设置在第1输出信号线与第2节点之间；第5晶体管，其设置在第2输出信号线与第2节点之间；以及第6晶体管，其设置在第2节点与低电位侧电源节点之间。
[0117] 这样，能够将第1晶体管作为驱动电流源用晶体管，使用由第2、第3、第4、第5晶体管构成的差动部驱动第1输出信号线和第2输出信号线。
[0118] 此外，在本实施方式中，也可以是，第1～第3晶体管是P型晶体管，第4～第6晶体管是N型晶体管。
[0119] 这样，能够通过P型第1晶体管实现高电位侧的电流源，通过N型第6晶体管实现低电位侧的负载电阻部。而且，能够通过P型的第2、第3晶体管和N型的第4、第5晶体管实现差动部。
[0120] 此外，在本实施方式中，在第1模式下，第1输出驱动器～第n输出驱动器中的i个输出驱动器以外的输出驱动器成为动作关闭，在第2模式下，第1输出驱动器～第n输出驱动器中的j个输出驱动器以外的输出驱动器成为动作关闭。
[0121] 这样，能够在第1模式下，仅由i个输出驱动器驱动第1输出信号线和第2输出信号线，在第2模式下，仅由j个输出驱动器驱动第1输出信号线和第2输出信号线，能够进行基于与各接口对应的个数的输出驱动器的适当驱动。
[0122] 此外，在本实施方式中，也可以是，包含振荡信号生成电路，该振荡信号生成电路使用振子生成振荡信号，第1输入信号和第2输入信号是基于振荡信号的信号。
[0123] 这样，能够由第1输出驱动器～第n输出驱动器对基于使用振子而生成的振荡信号的第1输入信号和第2输入信号进行缓冲，作为与各接口对应的信号波形的第1输出信号、第2输出信号输出。
[0124] 此外，本实施方式涉及振荡器，该振荡器包含上述的电路装置和振子。
[0125] 此外，本实施方式涉及电子设备，该电子设备包含上述的电路装置。
[0126] 此外，本实施方式涉及移动体，该移动体包含上述的电路装置。
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