技术领域
[0001] 本
发明涉及
电子系统技术领域，具体涉及一种多平面松耦合高带宽数据交换系统。
背景技术
[0002] 传统方式中，复杂电子系统各个子系统采用串行通信总线、
PCI总线、千兆网等技术进行数据传输和控制，整个传输交换系统各种协议交叉设计使用，传输速率一般仅为几兆比特到几百兆比特，未对整个传输交换系统进行规划设计，各总线之间互相交叉，耦合度高，不仅增加了整个系统设计的复杂度，而且导致传输通道有效性的浪费、传输速率低下等问题。这样降低了整个电子系统的可靠性、高效性，已满足不了新形势下电子系统中各个子系统间通信链路的高速、有效的交换要求。
发明内容
[0003] (一)要解决的技术问题
[0004] 本发明要解决的技术问题是：如何解决复杂电子系统内各个子系统间的数据高速有效的传输、控制和管理问题。
[0005] (二)技术方案
[0006] 为了解决上述技术问题，本发明提供了一种多平面松耦合高带宽数据交换系统，包括：FPGA处理器、管理平面、控制平面、数据平面和VPX
接口；
[0007] 其中，所述FPGA处理器由
硬件逻辑资源和内嵌CPU核完成多种协议的接收、解析和转换；所述管理平面通过IPMI
智能平台管理总线实现系统内
温度、复位、工作状态、加电监测功能；所述控制平面通过千兆以太网或万兆以太网实现系统内通信控制
信号的交换；所述数据平面通过Serial RapidIO或FC光纤实现系统内
大数据量高带宽交换；所述VPX接口遵循OpenVPX接口标准实现系统对外硬件接口的高速数据传输。
[0008] 优选地，所述FPGA处理器包含各总线物理层接口、各总线协议层解析及收发控
制模块、FIFO、AXI总线和内嵌CPU核；所述FPGA处理器通过管理平面、控制平面、数据平面三个平面的不同总线接口，并由VPX接口与外部的复杂电子系统连接，从而实现交换系统的管理、复杂电子系统的控制平面信号的交换和高带宽数据的传输交换。
[0009] 优选地，所述FPGA处理器中，由各总线物理层接口接收不同总线协议的数据，然后通过各总线协议层的解析，把解析后的数据通过FIFO和AXI总线传输给内嵌CPU核机械处理，完成不同平面、不同协议数据的转换，来实现多平面间数据交换的松耦合设计。
[0010] 优选地，所述管理平面采用IPMI智能平台管理总线走P0连接器，该P0连接器采用8列的VITA标准插头基本模块，实现电源接口、单端
控制信号接口和
差分信号接口；所述控制平面采用千兆或万兆以太网总线交换走的是P1连接器，该P1连接器采用16列的VITA标准插头差分模块，单对差分带宽速率为10.3125Gbps，控制平面总交换带宽能实现165Gbps；所述数据平面采用Serial RapidIO或FC光纤总线交换，Serial RapidIO交换走的是P2～P5连接器，该P2～P5连接器采用16列的VITA标准插头差分模块，单对差分带宽速率为10.3125Gbps，Serial RapidIO总交换带宽能实现660Gbps；FC光纤总线交换走的是P6连接器，该P6连接器采用4个12#的射频光纤
接触件，单对差分带宽速率为10.3125Gbps，FC光纤总线交换带宽能实现165Gbps。
[0011] 优选地，所述管理平面采用基于IPMI的智能平台管理总线技术，该基于IPMI的智能平台管理总线技术利用P0端口上的SM1～SM4四个单端信号，实现管理和
监控系统中的每个现场可更换单元LRU的工作状态和故障状态。
[0012] 优选地，所述控制平面采用千兆以太网或万兆以太网总线交换技术，采用博通公司的BCM53415芯片实现，该BCM53415芯片通过基于时分复用模式的串行编解码控制，对外提供4路TSC控制端口，每个端口可独立进行配置，最高支持4路SerDes信号同时收发，每路SerDes可选1.25Gbps、3.125Gbps、5.0Gbps、6.25Gbps、6.5625Gbps以及10.3125Gbps线速传输。
[0013] 优选地，所述数据平面采用Serial RapidIO或FC光纤总线交换技术，由三片IDT公司的RXS2448芯片级联实现；FC光纤接口采用40Gbps QSFP光模块设计。
[0014] 优选地，所述管理平面的IPMI智能平台管理总线通过I2C与FPGA处理器连接，FPGA处理器的硬件逻辑资源控制I2C收发，然后把I2C数据进行解析后通过FIFO和AXI总线传给FPGA处理器中的内嵌CPU核；所述控制平面的千兆以太网和万兆以太网，通过FPGA处理器的GTX串行高速收发器进行收发，接收到的以太网数据通过以太网MAC IP硬核进行收发控制和协议解析，然后通过FIFO和AXI总线传给FPGA处理器的内嵌CPU核；所述数据平面的Serial RapidIO数据通过FPGA处理器的GTX串行高速收发器进行收发，然后由RapidIO协议IP硬核进行收发控制和协议解析，最后通过FIFO和AXI总线传给FPGA处理器的内嵌CPU核。
[0015] 优选地，所述FPGA处理器的内嵌CPU核完成对各种协议数据包的解包、重组和路由分发功能；其中所述内嵌CPU核拆分以太网包为RapidIO包格式消息，使得网络包可在两种高速接口间转换，并且所述内嵌CPU核还实现IPMI、以太网、RapidIO协议之间的互相转化。
[0016] (三)有益效果
[0017] 在复杂电子系统中，数据的传输交换主要包括管理平面、控制平面和数据平面，本发明的交换系统设计并规划这三种平面，其中管理平面采用IPMI智能平台管理总线技术，控制平面采用千兆以太网或万兆以太网总线交换技术，数据平面采用Serial RapidIO或FC光纤传输交换技术，实现相同平面内的高带宽数据交换，其中数据平面最大带宽为825吉比特；同时不同平面间采用协议解析、转换等技术，实现多平面间的松耦合设计。本发明既实现了复杂电子系统相同平面内的大数据量高带宽的交换需求，也实现了不同平面间的松耦合结构的数据协议转换和传输控制。
附图说明
[0018] 图1是本发明的多平面松耦合高带宽数据交换系统示意图；
[0019] 图2是本发明的系统中VPX接口设计示意图；
[0020] 图3是本发明中实现平面间松耦合的FPGA处理器内部实现
框图。
具体实施方式
[0021] 为使本发明的目的、内容、和优点更加清楚，下面结合附图和
实施例，对本发明的具体实施方式作进一步详细描述。
[0022] 本发明涉及一种管理平面、控制平面、数据平面的多种平面之间松耦合的高带宽数据交换系统，既实现了复杂电子系统相同平面内的大数据量高带宽的交换需求，也实现了不同平面间的松耦合结构的数据协议转换和传输控制，解决了复杂电子系统内各个子系统间的数据高速有效的传输、控制和管理问题。
[0023] 本发明的交换系统设计并规划复杂电子系统中，用于数据传输交换的管理平面、控制平面和数据平面这三种平面，其中管理平面采用IPMI智能平台管理总线技术，控制平面采用千兆以太网或万兆以太网总线交换技术，数据平面采用Serial RapidIO或FC光纤传输交换技术，实现相同平面内的高带宽数据交换，其中数据平面最大带宽为825吉比特；同时不同平面间采用协议解析、转换等技术，实现多平面间的松耦合设计。
[0024] 图1是本发明的交换系统组成示意图。该系统包括：FPGA处理器、管理平面、控制平面、数据平面、VPX接口。
[0025] 其中，FPGA处理器由硬件逻辑控制和内嵌CPU核完成多种协议的接收、解析和转换；管理平面通过IPMI智能平台管理总线实现系统内温度、复位、工作状态、加电监测等功能；控制平面通过千兆以太网或万兆以太网实现系统内通信控制信号的交换；数据平面通过Serial RapidIO或FC光纤实现系统内大数据量高带宽交换；VPX接口遵循OpenVPX接口标准实现系统对外硬件接口的高速数据传输。
[0026] 具体而言，FPGA处理器内包含各总线物理层接口、各总线协议层解析及收发控制、FIFO、AXI总线、内嵌CPU核。
[0027] 系统具体工作方案为：
[0028] 系统内部互连关系：FPGA处理器通过管理平面、控制平面、数据平面三个平面的不同总线接口，并由VPX接口与外部的复杂电子系统连接，从而实现交换系统的管理、复杂电子系统的控制平面信号的交换和高带宽数据的传输交换。
[0029] FPGA处理器的内部工作方式：FPGA处理器由各总线物理层接口接收不同总线协议的数据，然后通过各总线协议层的解析，把解析后的数据通过FIFO和AXI总线传输给内嵌CPU核机械处理，完成不同平面、不同协议数据的转换，来实现多平面间数据交换的松耦合设计。
[0030] 本发明的交换系统设计的连接器接口采用新一代高速
串行总线接口标准，即OpenVPX接口标准。该接口的最新标准VITA65的单通道最高带宽为6.25Gbps，为满足复杂电子系统更高速率的要求，对连接器和印制板布局布线等进行了优化设计，实现交换系统的最高带宽达到10.3125Gbps，从而满足控制平面和数据平面中万兆以太网和RapidIO3.0交换中传输最高带宽10.3125Gbps的要求。
[0031] 如图2所示，本发明对VPX接口进行如下设计：管理平面采用IPMI智能平台管理总线走P0连接器，该P0连接器采用8列的VITA标准插头基本模块，实现电源接口、单端控制信号接口和差分信号接口。控制平面采用千兆或万兆以太网总线交换走的是P1连接器，该P1连接器采用16列的VITA标准插头差分模块，单对差分带宽速率为10.3125Gbps，控制平面总交换带宽能实现165Gbps。数据平面采用Serial RapidIO(SRIO)或FC光纤总线交换：SRIO交换走的是P2～P5连接器，该P2～P5连接器采用16列的VITA标准插头差分模块，单对差分带宽速率为10.3125Gbps，：SRIO总交换带宽能实现660Gbps；FC光纤交换走的是P6连接器，该P6连接器采用4个12#的射频光纤接触件，单对差分带宽速率为10.3125Gbps，FC光纤总交换带宽能实现165Gbps；这样数据平面总的交换带宽为825Gbps，能够满足复杂电子系统高带宽数据交换的需求。
[0032] 本发明的交换系统采用管理平面、控制平面和数据平面三个平面进行数据传输控制，其中管理平面采用基于IPMI的智能平台管理总线技术，该总线技术利用P0端口上的SM1～SM4四个单端信号，实现管理和监控系统中的每个LRU(现场可更换单元)的工作状态和故障状态，包括ChMC(机框管理器)和IPMC(板载智能平台管理
控制器)。
[0033] 控制平面采用千兆以太网或万兆以太网总线交换技术，采用博通公司的BCM53415芯片实现，该芯片通过基于时分复用模式的串行编解码控制(TDM-Based SerDes Controller，TSC)，对外提供4路TSC控制端口，每个端口可独立进行配置，最高支持4路SerDes信号同时收发，每路SerDes可选1.25Gbps、3.125Gbps、5.0Gbps、6.25Gbps、6.5625Gbps以及10.3125Gbps线速传输。这样可以满足控制平面中千兆以太网或万兆以太网交换可选的灵活设计，实现控制平面总交换带宽达到165Gbps的需求。
[0034] 数据平面采用Serial RapidIO或FC光纤总线交换技术，由三片IDT公司的RXS2448芯片级联实现，单个芯片具有48路差分RapidIO，可以配置成x1RapidIO、x2RapidIO或x4RapidIO；每路速率可配置为1.25、2.5、5、6.25、10.3125Gbps，支持SerialRapidIO 3.0协议。三片级联后对外可实现972Gbps的RapidIO总交换带宽，满足复杂电子系统中数据平面高带宽交换的需求。FC光纤接口采用40Gbps QSFP光模块设计，该模块采用850nm并行四通道双向传输设计，具有低功耗、高速率、高
密度、远传输及抗干扰能
力强等优点。FC光纤技术可用于实现复杂电子系统对外高速、大数据、远距离传输的需求。
[0035] 本发明的交换系统中管理平面、控制平面和数据平面的三个平面间利用FPGA处理器实现松耦合的设计方式，如图3所示，管理平面的IPMI智能平台管理总线通过I2C与FPGA处理器连接，FPGA处理器的硬件逻辑资源控制I2C收发，然后把I2C数据进行解析后通过FIFO和AXI总线传给FPGA处理器中的内嵌CPU核；控制平面的千兆以太网和万兆以太网，通过FPGA处理器的GTX串行高速收发器进行收发，GTX支持单通道最高12.5Gbps的收发速率，由PMA(物理媒介适配层)和PCS(物理编码子层)两个子层组成，接收到的以太网数据通过以太网MAC IP硬核进行收发控制和协议解析，然后通过FIFO和AXI总线传给FPGA处理器的内嵌CPU核；数据平面的Serial RapidIO数据通过FPGA处理器的GTX串行高速收发器进行收发，然后由RapidIO协议IP硬核进行收发控制和协议解析，最后通过FIFO和AXI总线传给FPGA处理器的内嵌CPU核。
[0036] FPGA处理器的内嵌CPU核完成对各种协议数据包的解包、重组和路由分发等功能。其中各种协议的数据包和传输方式均不太一致，无法进行直接转换。比如RapidIO总线上传输的数据包类型与万兆以太网上传输的不一样，RapidIO每包数据长度最多不会超过256字节，而以太网每包数据最大可达到1518个字节。在实际两种高速接口的转换时，还得考虑到RapidIO协议支持的诸多传输方式并非都适合万兆以太网的包的传输。这里使用FPGA处理器的内嵌CPU核，拆分以太网包为RapidIO包格式消息，使得网络包可以在两种高速接口间转换。同样，采用FPGA处理器的内嵌CPU核实现IPMI、以太网、RapidIO等协议之间的互相转化，从而实现管理平面、控制平面、数据平面这三种平面间的松耦合数据交换的需求。
[0037] 本发明通过对VPX交换接口设计、三种平面总线协议及数据交换的实现技术的设计、以及平面间松耦合技术的设计，实现了
数据处理机内管理平面、控制平面、数据平面三个平面内不同协议数据的高带宽交换，而且解决了平面间松耦合的交换需求。将本发明的系统应用于某高效能综合计算数据处理机上进行试验，试验结果达到预期效果。
[0038] 以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和
变形，这些改进和变形也应视为本发明的保护范围。
