技术领域
[0001] 本实用新型涉及信号源技术领域，尤其涉及一种USB数字电视信号源。
背景技术
[0002] 随着全国数字电视不断的普及，带来了电视信号源的技术发展。凡是产生测试信号的仪器，都可以统称为信号源。数字电视信号源用来提供一种高
质量的标准测试信号，产品应用领域主要包括数字电视行业芯片研发及验证测试、方案研发及验证、产品研发测试、产品验证及演示、产品生产测试和质检测试等，几乎
覆盖整个数字电视产业链。数字电视信号源其功能就是将数字电视TS 码流根据不同的制式标准所定义的编码、交织、映射和调制等
软件无线电技术进行
数据处理，并通过模拟调制、变频和滤波等射频
微波技术最终将数字电视 TS码流的图像音频数据以射频RF的方式输出，以提供给各类数字电视接收设备(如电视机、机顶盒、手持终端和车载接收机等)解调并还原图像音频数据。
[0003] 现有的数字电视信号源只能支持1个或2个制式标准的信号，这是因为现有的数字电视信号源采用专用集成
电路(ASIC)芯片——参见图1，ASIC芯片是用于供专
门应用的集成电路(ASIC，Application Specific Integrated Circuit)芯片，是一种为专门目的而设计的集成电路，故其能接收的制式标准的信号是固定的，无法实现多种制式标准信号的输出，进而无法满足多种测试需求。实用新型内容
[0004] 本实用新型
实施例的目的是提供一种USB数字电视信号源，能实现多种制式标准信号的输出，满足多种测试需求。
[0005] 为实现上述目的，提供了一种USB数字电视信号源，包括USB3.0
接口、第一USB
控制器、第二USB控制器、FPGA芯片和射频模
块，其中：
[0006] 所述USB3.0接口用于向外部上位机发送USB数据，或者，接收外部上位机发送过来的USB数据；
[0007] 所述第一USB控制器与所述USB3.0接口、FPGA芯片连接，用于将通过所述USB3.0接口接收到的USB数据转换成并行数据，并发送给所述FPGA芯片；
[0008] 所述第二USB控制器与所述USB3.0接口、FPGA芯片连接，用于将FPGA 芯片发送过来的并行数据转换成USB数据，以通过所述USB3.0接口发送出去；
[0009] 所述FPGA芯片用于接收由所述第一USB控制器转换后的并行数据并进行数据处理，输出
数字信号；
[0010] 所述射频模块与所述FPGA芯片连接，用于对所述数字信号进行处理，输出
射频信号。
[0011] 在其中一种可能实现方式中，所述射频模块包括：双DAC芯片、基带
滤波器、集成PLL的IQ
调制器及变频滤波处理电路，其中：
[0012] 所述双DAC芯片与所述FPGA芯片连接，用于将所述数字信号转换为
模拟信号输出；
[0013] 所述基带滤波器与所述双DAC芯片连接，用于对所述模拟信号进行滤波，输出滤波后的信号；
[0014] 所述集成PLL的IQ调制器与所述基带滤波器连接，用于对滤波后的信号进行调制输出，输出调制信号；
[0015] 所述变频滤波处理电路与所述集成PLL的IQ调制器连接，用于将所述调制信号进行滤波处理，输出射频信号。
[0016] 在其中一种可能实现方式中，所述USB数字电视信号源还包括：
[0017] 与FPGA芯片连接的闪存，用于存储FPGA芯片对集成PLL的IQ调制器进行误差校准的补偿数据。
[0018] 在其中一种可能实现方式中，所述变频滤波处理电路包括：
[0019] 滤波模块，包括N组滤波支路，用于对各组信号
频率范围内的调制信号进行滤波，其中N组滤波支路对应的信号
频率范围各不相同，且N组滤波支路处理的信号频率均大于或等于100MHZ，其中，N为大于或等于2的正整数；
[0020] 与集成PLL的IQ调制器连接的第一射频
开关，用于接收调制信号，以根据调制信号的信号频率进行切换，连接对应的一组滤波支路的一端；
[0021] 第二射频开关，根据所述第一射频开关连接的一组滤波支路，连接上该滤波支路的另一端，用于输出滤波处理后的射频信号。
[0022] 在其中一种可能实现方式中，所述滤波模块还包括：
[0023] 连接在所述第一射频开关和所述第二射频开关之间的低频滤波支路，其中，所述低频滤波支路包括：
混频器、固定频率
锁相环及
低通滤波器，其中：
[0024] 所述混频器连接低频滤波支路一端，用于输出调制信号与固定预设频率正弦信号的差值信号，其中，所述差值信号的频率在一预设频率范围内，所述预设频率范围为40MHz～100MHz；
[0025] 所述固定频率
锁相环连接所述混频器，用于产生所述固定预设频率正弦信号；
[0026] 所述低通滤波器连接低频滤波支路另一端，用于滤除所述预设频率范围外的信号。
[0027] 在其中一种可能实现方式中，所述变频滤波处理电路还包括：第一数字步进
衰减器、第一功率
放大器、幅度均衡器、第二
功率放大器及第二数字步进衰减器；其中：
[0028] 所述第一数字步进衰减器与所述第二射频开关连接，用于对滤波处理后的射频信号进行衰减，输出第一衰减信号；
[0029] 所述第一功率放大器与所述第一数字步进衰减器连接，用于对所述第一衰减信号进行放大，输出第一放大信号；
[0030] 所述幅度均衡器与所述第一功率放大器连接，用于对所述第一放大信号进行补偿，输出补偿信号；
[0031] 所述第二功率放大器与所述幅度均衡器连接，用于对所述补偿信号进行放大，输出第二放大信号；
[0032] 所述第二数字步进衰减器与所述第二功率放大器连接，用于对第二放大信号进行衰减，输出第二衰减信号。
[0033] 在其中一种可能实现方式中，所述变频滤波处理电路还包括：
[0034] N组衰减量程切换模块，N为大于或等于1的正整数，其中，任一组衰减量程切换模块包括：
[0035] 与所述第二数字步进衰减器连接的第三射频开关；
[0036] 与第三射频开关配合的第四射频开关，用于通过第三射频开关和第四射频开关之间的配合，选通衰减模块或第一直通支路；
[0037] 连接在第三射频开关和第四射频开关之间的所述衰减模块，用于对所述第二衰减信号进行非零预设分贝衰减；
[0038] 连接在第三射频开关和第四射频开关之间的所述第一直通支路，用于对所述第二衰减信号进行零分贝衰减。
[0039] 在其中一种可能实现方式中，所述变频滤波处理电路还包括：
[0040] 与第三数字步进衰减器连接的第五射频开关；
[0041] 与第五射频开关配合的第六射频开关，用于通过第五射频开关和第六射频开关之间的配合，接通第三功率放大器或第二直通支路；
[0042] 连接在所述第四射频开关和所述第五射频开关之间的第三数字步进衰减器，用于对所述衰减量程切换模块
输出信号的不同频率功率进行补偿，输出第三补偿信号；
[0043] 连接在所述第五射频开关和所述第六射频开关之间的第三功率放大器，用于对所述第三补偿信号进行放大，输出相应的射频信号；
[0044] 连接在所述第五射频开关和所述第六射频开关之间的第二直通支路，用于对所述衰减量程切换模块输出信号进行零分贝衰减，输出相应的射频信号。
[0045] 在其中一种可能实现方式中，所述FPGA芯片分别与集成PLL的IQ调制器、第一射频开关、第二射频开关、第三射频开关、第四射频开关、第五射频开关、第六射频开关、第一数字步进衰减器、第二数字步进衰减器及第三数字步进衰减器连接。
[0046] 在其中一种可能实现方式中，所述USB数字电视信号源还包括ASI线路均衡器和ASI线路
驱动器，其中，
[0047] ASI线路均衡器与FPGA芯片连接，实现TS码流数据输入；
[0048] ASI线路驱动器与FPGA芯片连接，实现TS码流数据输出。
[0049] 实施本实用新型实施例具有如下有益效果：
[0050] 本实用新型实施例提供了一种USB数字电视信号源，包括USB3.0接口、第一USB控制器、第二USB控制器、FPGA芯片和射频模块，其中：所述USB3.0 接口用于向外部上位机发送USB数据，或者，接收外部上位机发送过来的USB 数据，其中，所述USB数据包括TS码流数据或配置数据，其中，所述配置数据是不同制式标准对应的参数配置数据；所述第一USB控制器用于将通过所述USB3.0接口接收到的USB数据转换成并行数据，并发送给所述FPGA芯片；所述第二USB控制器，用于将FPGA芯片发送过来的并行数据转换成USB数据，以通过所述USB3.0接口发送出去；所述FPGA芯片用于接收由所述第一USB 控制器转换后的并行数据并进行数据处理，其中，所述数据处理包括根据所述配置数据进行参数更新，完成当前制式标准的更换，和/或将TS码流数据根据当前的制式标准进行处理，输出数字信号；所述射频模块用于对所述数字信号进行处理，输出射频信号。本实用新型中，由所述USB3.0接口作为数据通信媒介，从而方便用户将USB数字电视信号源与外部上位机进行USB数据的信息交互，方便携带，通过第一USB控制器可以实现将外部USB数据转
化成FPGA 能识别的并行数据，通过第二USB控制器就可以实现将FPGA能识别的并行数据封装成USB数据，从而能够传输给外部上位机；通过FPGA可以根据外部上位机传输的USB数据中的参数配置数据进行内部参数改写，以实现不同制式标准变换，进而能根据不同制式标准所定义的的编码、交织、映射和调制等软件无线电技术进行数据处理，进而通过射频模块实现将不同制式标准信号的输出；本实用新型在能够输出多种标准制式的电视信号的同时，还能够便携转移，满足多种测试需求。
附图说明
[0051] 图1是现有设计中数字电视信号源的结构示意图；
[0052] 图2是本实用新型实施例中一种USB数字电视信号源的结构示意图；
[0053] 图3是本实用新型实施例中另一种USB数字电视信号源的结构示意图；
[0054] 图4是本实用新型实施例中理想I、Q
正交调制器原理图；
[0055] 图5是本实用新型实施例中一种IQ调制器校正的结构示意图。
具体实施方式
[0056] 下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
[0057] 如背景技术中所述，
现有技术中采用ASIC芯片来实现数字电视信号源，这使得现有的数字电视信号源只能支持1个或2个制式标准的信号，无法实现多种制式标准信号的输出，无法满足多种测试需求。
发明人在研究这个问题时，考虑使用FPGA芯片来代替ASIC芯片实现数字电视信号源，从而可以实现数字电视信号源支持多个制式标准的信号，实现多种制式标准信号的输出，满足多种测试需求，为了实现产品便携，发明人将USB3.0作为数据传输接口，用于进行数字信号的传输，但是FPGA芯片和USB3.0接口并不能直接进行数据传输，为了解决这个问题，发明人引入第一USB控制器和第二USB控制器，第一USB 控制器用于将通过所述USB3.0接口接收到的USB数据转换成并行数据，并发送给所述FPGA芯片来处理，而第二USB控制器则用于将FPGA芯片发送过来的并行数据转换成USB数据，以通过所述USB3.0接口发送出去，这样就解决了FPGA芯片和USB3.0接口进行数据传输的问题；从本实用新型的发明构思可以看出，本实用新型对现有技术的贡献点在于使用FPGA芯片来代替ASIC芯片实现数字电视信号源，并且引入第一USB控制器和第二USB控制器来解决 FPGA芯片和USB3.0接口之间的数据传输问题。
[0058] 参见图2，本实用新型实施例提供了一种USB数字电视信号源，包括USB3.0 接口01、第一USB控制器02、第二USB控制器03、FPGA芯片04和射频模块05，下面具体说明。
[0059] 所述USB3.0接口01用于向外部上位机发送USB数据，或者，接收外部上位机发送过来的USB数据，其中，所述USB数据包括TS码流数据或配置数据，其中，所述配置数据是不同制式标准对应的参数配置数据。
[0060] USB3.0接口为一种小体积的高速数据接口，拔插方便，使得USB数字电视信号源便于携带、转移，可与普通配置
笔记本电脑连接使用。
[0061] 一种实施例中，所述USB数据包括TS码流数据、配置数据或控制命令。所述TS码流数据是DVD节目中的MPEG2格式数据，在TS码流数据中可以包括很多类型的数据如视频、音频、自定义信息等。所述配置数据是不同制式标准对应的参数配置数据，控制FPGA进行参数更改的数据，例如，在要输出 DVB-C制式标准数据时，则配置数据中就可以包含DVB-C制式标准所定义的编码、交织、映射和调制等软件无线电技术的相关参数数据，FPGA根据这些相关参数数据进行参数改写，以使得FPGA能处理输出DVB-C制式标准数据。所述控制命令是外部上位机对USB数字电视信号源的内部器件的连接控制命令，所述FPGA接收该控制命令通过控制线路接口，实现控制集成PLL的IQ调制器 10、第一射频开关13、第二射频开关14、第三射频开关28、第四射频开关29、第五射频开关33、第六射频开关34、第一数字步进衰减器20、第二数字步进衰减器24及第三数字步进衰减器30等器件的连接与否。例如，在控制命令中是要将第一数字步进衰减器20断开连接时，则通过FPGA控制线路接口输出相应命令，控制第一数字步进衰减器20断开连接。
[0062] 所述第一USB控制器02用于将通过所述USB3.0接口01接收到的USB数据转换成并行数据，并发送给所述FPGA芯片04。所述第二USB控制器03用于将FPGA芯片04发送过来的并行数据转换成USB数据，以通过所述USB3.0 接口01发送出去。
[0063] 在其中一种实施例中，所述第一USB控制器02和所述第二USB控制器03 用于进行数据转换。所述第一USB控制器02将USB的串行数据转换成并行数据，并发送给所述FPGA芯片04。所述第二USB控制器03将接收到的FPGA 的并行数据转换成串行数据，并封装成USB协议规定的格式并传输到USB3.0 接口01。所述第一USB控制器02和所述第二USB控制器03可以设计为一个总USB控制器，即集成为一个USB接口芯片。
[0064] 所述FPGA芯片04用于接收由所述第一USB控制器02转换后的并行数据并进行数据处理，其中，所述数据处理包括根据所述配置数据进行参数更新，完成当前制式标准的更换，和/或将TS码流数据根据当前的制式标准进行处理，输出数字信号。
[0065] 在其中一种可能实现方式中，所述FPGA芯片04包括控制线路接口。控制线路接口分别连接集成PLL的IQ调制器10、第一射频开关13、第二射频开关14、第三射频开关28、第四射频开关29、第五射频开关33、第六射频开关 34、第一数字步进衰减器20、第二数字步进衰减器24和第三数字步进衰减器 30，以使得所述FPGA芯片04在根据接收到的所述控制命令进行控制。
[0066] 需要说明的是，所述FPGA芯片04即
现场可编程门阵列，FPGA芯片04 内部有丰富的触发器和I/O引脚，由存放在芯片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时，FPGA芯片04将EPROM(可擦除可编程只读
存储器)中数据读入片内编程RAM(
随机存取存储器)中，配置完成后， FPGA芯片04进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA芯片04能够反复使用。FPGA芯片04的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要
修改FPGA芯片04 功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。
[0067] 在其中一种可能实现方式中，通过USB3.0接口01接收外部上位机的USB 数据，USB数据中包括的配置数据在经过第一USB控制器02转换成并行数据之后，通过FPGA芯片04上的配置接口接收并行数据，根据这些并行数据进行 FPGA芯片04内容的更改，即修改相应的参数和程序，使得FPGA芯片04可以以配置数据中预设的制式标准输出相应的射频信号。由此实现将数字电视TS码流数据根据不同的制式标准(如DVB-C，DVB-C2，DVB-T/H，DVB-T2，DVB-S， DVB-S2，DVB-S2X，DTMB，CMMB，ATSC，ATSC-M/H，J.83B，ISDB-T， ISDB-S等)所定义的编码、交织、映射、调制等软件无线电技术进行数据处理。参见图2，USB数字电视信号源还包括一内存器，内存器可以是EPROM或DDR3，示例性地，在内存器为DDR3时，可以通过FPGA的DDR3接口与所述DDR34 进行数据流传输。
[0068] 需要说明的是，本实用新型实施例通过提供一种USB数字电视信号源，根据USB数字电视信号源的结构来实现将数字电视TS码流数据根据不同的制式标准进行数据处理输出，即通过设置一个USB3.0接口01、第一USB控制器02 及第二USB控制器03来接收外部上位机传输过来的USB数据，并克服现有偏见将常规使用的ASIC芯片替换成FPGA芯片04，充分利用FPGA芯片04能更改芯片内部参数程序的器件特性，接收USB3.0接口01传输的配置数据进行程序修改，实现FPGA芯片04制式标准更换，根据USB3.0接口01传输的TS码流数据进行数据处理，输出相应的数字电视信号。由此可知，通过USB3.0接口 01分别通过第一USB控制器02、第二USB控制器03与FPGA芯片04连接的结构就可以实现数字电视信号制式标准的更换。
[0069] 在其中一种可能实现方式中，USB数字电视信号源还包括ASI线路均衡器 06和ASI线路驱动器07。ASI线路均衡器06用于连接FPGA芯片04的ASI接口，实现TS码流数据输入。ASI线路驱动器07用于连接FPGA芯片04的ASI 接口，实现TS码流数据输出。
[0070] 在USB数字电视信号源上设置通用的USB3.0接口01，还设置特定的ASI 接口，异步串行接口，用于传送码流的一个标准DVB接口，以满足用户设备的 ASI接口与FPGA芯片04的ASI接口连接。
[0071] 所述射频模块05用于对所述数字信号进行处理，输出射频信号。
[0072] 在其中一种可能的实现方式中，输出的射频信号可以发送给各类数字电视接收设备(如电视机、机顶盒、手持终端、车载接收机等)解调并还原视音频数据。可以通过USB数字电视信号源输出多种不同制式标准的测试信号。
[0073] 参见图3，在其中一种可能实现方式中，所述射频模块05包括双DAC芯片 08、基带滤波器09、集成PLL的IQ调制器10及变频滤波处理电路11，下面具体说明。
[0074] 双DAC芯片08用于将所述数字信号转换为模拟信号输出。在其中一种可能实现方式中，使用12位或14位双DAC芯片08，输出I、Q两路基带信号。基带滤波器09对输出的I、Q两路基带信号进行滤波，即实现基带滤波器09对模拟信号滤波，输出滤波后的信号，其中，所述滤波包括输出的
采样时钟
泄漏和/或对镜像干扰进行滤除。集成PLL的IQ调制器10用于对滤波后的信号进行调制输出，输出调制信号。采用集成有PLL(锁相环)的IQ调制器可减小产品体积。变频滤波处理电路11用于将集成PLL的IQ调制器10输出的所述调制信号进行滤波处理，输出射频信号。
[0075] 参见图4，图4为理想IQ正交调制器的原理图，IQ正交调制器由两个乘法器一个加(减)法器和一个正交
移相器组成。其中，cosωt代表
本振，本振一般采用PLL(锁相环)实现。正交移相器将本振移相90度，即实现将cosωt变换成 sinωt。两个输入端分别代表I、Q两路基带信号。理想调制器的输出Y＝I* cos(ωt)-Q*sin(ωt)。其中，I、Q分别代表输入端的两个基带信号。调制器可以实现将基带
能量搬移置射频频段。但实际上的IQ调制器芯片是存在不理想性的，因此信号产生失真，造成信号质量变差。为此本实用新型通过FPGA芯片
04和闪存35进行误差校准，下面具体说明。
[0076] 在其中一种可能实现方式中，所述USB数字电视信号源还包括闪存35。闪存35用于通过FPGA芯片04上的SPI接口与FPGA芯片04进行通信，存储FPGA 芯片04对集成PLL的IQ调制器10进行误差校准的补偿数据；其中，所述补偿数据是针对各个频点处调制信号的IQ
相位、幅度和
直流分量的补偿值。其中，所述Flash Memory闪存35可以是一种非易失性
半导体存储器，在断电时数据也不会丢失。集成PLL的IQ调制器10输出频率范围为100MHz～2200MHz，调制器本身的正交、幅度和直流偏移误差通过FPGA芯片04内部的校正模块进行校准，最终可以获得较高的MER(调制误差比)。FPGA芯片04内部的校正模块通过读取闪存35上的补偿数据进行校准。
[0077] 参见图5，下面具体描述集成有PLL(锁相环)的IQ调制器的校正过程：外部上位机先通过USB3.0接口01发送控制命令，令USB数字电视信号源输出设定频点处的调制信号，将集成PLL的IQ调制器10输出连接至一外部设备矢量信号分析仪，矢量信号分析仪解析出调制信号的IQ相位、幅度和直流特性，并将误差数据传送给上位机。上位机判断误差是否在允许范围内，如果不在，则通过USB3.0接口01传递控制命令给FPGA芯片04，FPGA芯片04内部的一校正模块根据误差，计算需要补偿的数据量，并通过FPGA芯片04的DAC数据接口将补偿值合并到I、Q基带信号中，直到矢量信号分析仪测得的误差信号在允许的范围内。此时，FPGA芯片04内部的校准模块将该频点处的补偿数据 (幅度、相位、直流)通过SPI接口写入到闪存35之中。这个校正过程只在出厂时做一次。后续使用时，FPGA芯片04只需要读取FLASH里面存储的数据调用即可。
[0078] 需要说明的是，在本实用新型实施例中设置FPGA芯片04来校准IQ调制器本身的I、Q幅度、正交以及直流偏移误差，不让IQ调制器输出信号出现失真而造成信号质量变差，有效的补偿现有技术中调制器的固有误差，来达到高指标的目的。设置一闪存35来存储补偿数据，以便可以充分利用FPGA芯片04 对集成PLL的IQ调制器10校正的补偿数据源。
[0079] 在其中一种可能实现方式中，所述变频滤波处理电路11包括滤波模块12、第一射频开关13和第二射频开关14，下面具体说明。
[0080] 如图3所示，滤波模块12包括N组滤波支路15，用于对各组信号频率范围内的调制信号进行滤波，其中N组滤波支路15对应的信号频率范围各不相同，且N组滤波支路15处理的信号频率均大于或等100MHZ，其中，N为大于或等于2的正整数。第一射频开关13连接在滤波模块12与集成PLL的IQ调制器 10之间，用于接收调制信号，以根据调制信号的信号频率进行切换，连接对应的一组滤波支路15的一端。第二射频开关14根据所述第一射频开关13连接的一组滤波器，连接上该滤波支路15的另一端，用于输出滤波处理后的射频信号。示例性地，在N等于7时，集成PLL的IQ调制器10输出的频率为 100MHZ～2200MHZ时，使用射频开关加
滤波器组合方案滤除调制产生的谐波和杂散分量。对于100MHz或以上的频率信号，滤波器被分成7组，通过射频开关根据不同信号频率进行切换，使不同频率的信号经过不同组的滤波器进行滤波处理，进而使得整个100MHZ～2200MHZ频率范围的谐波和杂散都被有效滤除。
[0081] 对于40MHz～100MHz频段的信号，IQ调制器无法直接产生，可采用混频器18进行下变频获得。在其中一种可能实现方式中，所述滤波模块12还包括：低频滤波支路16。所述低频滤波支路16包括固定频率锁相环17、混频器18及低通滤波器19，下面具体说明。
[0082] 固定频率锁相环17用于产生一固定预设频率正弦信号。混频器18连接低频滤波支路16一端，用于输出调制信号与所述固定预设频率正弦信号的差值信号，所述差值信号的频率在一预设频率范围内，所述预设频率范围为 40MHz～100MHz。低通滤波器19，连接低频滤波支路16另一端，用于滤除所述预设频率范围外的信号。示例性地，当需要输出100MHz以下的信号时，第一射频开关13和第二射频开关14同时切换至低频滤波支路16，低频滤波支路16 包含一个混频器18，一个固定频率锁相环17(PLL)模块和一个LPF(低通滤波器 19)，首先固定频率锁相环17PLL产生一个315MHz固定正弦信号，其中，固定频率的PLL就是采用PLL集成芯片产生，只输出一个固定频点，例如315MHZ，控制IQ调制器产生355MHz～415MHz范围的频率信号，混频器18产生两者差值的输出信号即40～100MHz范围的输出信号，低通滤波器19用来滤除40～ 100MHz范围外混频器18产生的无用信号。
[0083] 在其中一种可能实现方式中，所述变频滤波处理电路11还包括：第一数字步进衰减器20、第一功率放大器21、幅度均衡器22、第二功率放大器23及第二数字步进衰减器24，下面具体说明。
[0084] 第一数字步进衰减器20用于对滤波处理后的射频信号进行衰减，输出第一衰减信号。第一功率放大器21用于对所述第一衰减信号进行放大，输出第一放大信号。幅度均衡器22用于对所述第一放大信号进行补偿，输出补偿信号。第二功率放大器23用于对所述补偿信号进行放大，输出第二放大信号。第二数字步进衰减器24用于对第二放大信号进行衰减，输出第二衰减信号。通过在滤波模块12输出后级联两个DSA(数字步进衰减器)和两个PA(功率放大器)以及一个幅度均衡器22电路。DSA(数字步进衰减器)配合PA(功率放大器) 调整输出功率范围，幅度均衡器22主要用来初步补偿PA(功率放大器)和线路插损高、低频不平坦的特性，在不对衰减器进行设置的条件下，降低高低频输出功率差异，可最大限度地利用上DSA(数字步进衰减器)的衰减动态范围。
[0085] 在其中一种可能实现方式中，所述变频滤波处理电路11还包括：N组衰减量程切换模块25，N为大于或等于1的正整数，其中，任一组衰减量程切换模块25包括：衰减模块26、第一直通支路27、第三射频开关28和第四射频开关 29。下面具体说明。
[0086] 衰减模块26用于对所述第二衰减信号进行非零预设分贝衰减。第一直通支路27用于对所述第二衰减信号进行零分贝衰减。第三射频开关28和第四射频开关29，用于通过第三射频开关28和第四射频开关29之间的配合，选通衰减模块26或第一直通支路27。示例性地，在N等于3时，由第三和第四射频开关29以及3个30dB的固定衰减器组成，为了进一步提升整机的输出功率动态范围，则在第二数字步进衰减器24之后还设置三组衰减量程切换模块25。通过切换第三和第四射频开关29的配合切换可以将电路输出功率整体降低30dB、 60dB和90dB。
[0087] 在其中一种可能实现方式中，所述变频滤波处理电路11还包括第三数字步进衰减器30、第三功率放大器31、第二直通支路32、第五射频开关33和第六射频开关34，下面具体说明。
[0088] 第三数字步进衰减器30用于对所述衰减量程切换模块25输出信号的不同频率功率进行补偿，以保持不同频率输出功率平坦，输出第三补偿信号。第三功率放大器31用于对所述第三补偿信号进行放大，输出相应的射频信号。第二直通支路32用于对所述衰减量程切换模块25输出信号进行零分贝衰减，输出相应的射频信号。第五射频开关33和第六射频开关34，用于通过第五射频开关 33和第六射频开关34之间的配合，接通第三功率放大器31或第二直通支路32。在衰减量程切换模块25电路后级级联一个DSA用来对不同频率输出功率做功率补偿，保持不同频率输出功率平坦。在USB数字电视信号源的末级设置了一个PA(功率放大器)和0dB衰减的切换电路，当电路需要输出大功率时，切换到PA支路；当电路需要输出小功率时，切换到0dB衰减支路，同时兼顾大小信号的输出。
[0089] 实施本实用新型实施例具有如下有益效果：
[0090] 本实用新型实施例提供了一种USB数字电视信号源，包括USB3.0接口01、第一USB控制器02、第二USB控制器03、FPGA芯片04和射频模块05。本实用新型中，由所述USB3.0接口01作为数据通信媒介，从而方便用户将USB 数字电视信号源与外部上位机进行USB数据的信息交互，方便携带，通过第一 USB控制器02可以实现将外部USB数据转化成FPGA能识别的并行数据，通过第二USB控制器03可以实现将FPGA能识别的并行数据封装成USB数据，从而能够传输给外部上位机；通过FPGA可以根据外部上位机传输的USB数据中的参数配置数据进行内部参数改写，以实现不同制式标准变换，进而能根据不同制式标准所定义的的编码、交织、映射和调制等软件无线电技术进行数据处理，进而通过射频模块05实现将不同制式标准信号的输出；本实用新型在能够输出多种标准制式的电视信号的同时，还能够便携转移，满足多种测试需求。
[0091] 以上所述是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本实用新型的保护范围。
