专利汇可以提供一种基于逐步逼近式PID控制算法的DLL系统专利检索,专利查询,专利分析的服务。并且本 发明 提供了一种基于逐步逼近式PID控制 算法 的DLL系统,该系统包括: 锁 相输出时钟上升沿检测模 块 、参考时钟上升沿检测模块、误差计数模块、逐步逼近式PID控 制模 块、可变模分频模块和初始化模块组成,并且系统时钟是整个系统的主时钟,参考时钟是需要被锁定的时钟 信号 ,锁相输出时钟是锁定后的 时钟信号 ,该系统不断循环调节锁相输出时钟,经过数个循环后,最终输出与参考时钟固定 相位 差的时钟信号。本系统的参考时钟既可以工作在高频段,也可以工作在低频段;不需要延迟线,可以减小面积并降低功耗;避免了延时单元延时时间不一致的问题;设计复杂度低,实现简单,易于在FPGA和ASIC上实现该设计。,下面是一种基于逐步逼近式PID控制算法的DLL系统专利的具体信息内容。
1.一种基于逐步逼近式PID控制算法的DLL系统,其特征在于,该延迟锁相环(Delay-Locked Loop,DLL)系统在FPGA上进行实现,并且该DLL系统由锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、逐步逼近式比例积分微分(proportional-integral-derivative,PID)控制模块、可变模分频模块和初始化模块组成,并且系统时钟Sysclk是整个DLL系统的主时钟,参考时钟Refclk是需要被锁定的时钟信号,锁相输出时钟Dllclk是锁定后的时钟信号;
所述系统时钟Sysclk连接锁相输出时钟上升沿检测模块、参考时钟上升沿检测模块、误差计数模块、逐步逼近式PID控制模块、可变模分频模块和初始化模块;所述参考时钟Refclk连接参考时钟上升沿检测模块和初始化模块;所述锁相输出时钟Dllclk连接锁相输出时钟上升沿检测模块;所述锁相输出时钟上升沿检测模块的输出端和参考时钟上升沿检测模块的输出端连接到误差计数模块的输入端;所述误差计数模块的输出端连接到逐步逼近式PID控制模块的输入端;所述逐步逼近式PID控制模块的输出端连接到可变模分频模块的输入端;所述可变所述模分频模块的输出信号Dllclk即为整个DLL系统的输出信号;所述初始化模块的输出端连接到可变模分频模块的输入端。
2.根据权利要求1所述的基于逐步逼近式PID控制算法的DLL系统,其特征在于,所述DLL系统中各模块的功能为:
所述初始化模块用来确定所述可变模分频模块中分频系数的初始值Ninit,具体为,复位后系统进入工作状态,所述初始化模块的内部计数器开始统计当前参考时钟Refclk一个周期内的系统时钟Sysclk脉冲数,结束计数后,该计数器数值Ninit被用作可变模分频模块中分频系数的初始值;
所述参考时钟上升沿检测模块用来确定参考时钟Refclk上升沿到来的时具体为,当输入信号Refclk的上升沿到来时,所述参考时钟上升沿检测模块的输出信号Refclk_posedge为有效,其余时间输出信号Refclk_posedge为无效;
所述锁相输出时钟上升沿检测模块用来确定锁相输出时钟Dllclk上升沿到来的时刻,具体为,当反馈回来的锁相输出时钟Dllclk的上升沿到来时,所述锁相输出时钟上升沿检测模块的输出信号Dllclk_posedge为有效,其余时间输出信号Dllclk_posedge为无效;
所述误差计数模块用来确定参考时钟Refclk和锁相输出时钟Dllclk的相位误差信息,具体为,
当参考时钟Refclk的相位超前于锁相输出时钟Dllclk的相位,即先检测到Refclk_posedge有效时,在系统时钟控制下,所述误差计数模块的内部计数器从零开始加1计数,即err_cntcur=err_cntpre+1,其中,err_cntcur为所述误差计数模块的内部计数器当前值,err_cntpre为所述误差计数模块的内部计数器原有值,直至检测到Dllclk_posedge有效,内部计数器当前数值为有效误差ERR,将此刻的有效误差ERR输出至逐步逼近式PID控制模块,此时,有效误差ERR表示参考时钟Refclk超前锁相输出时钟Dllclk的相位信息。
当锁相输出时钟Dllclk的相位超前于参考时钟Refclk的相位,即先检测到Dllclk_posedge有效时,在系统时钟控制下,所述误差计数模块的内部计数器从零开始减1计数,即err_cntcur=err_cntpre-1,其中,err_cntcur为所述误差计数模块的内部计数器当前值,err_cntpre为所述误差计数模块的内部计数器原有值,直至检测到Refclk_posedge有效,内部计数器当前数值为有效误差ERR,将此刻的有效误差ERR输出至逐步逼近式PID控制模块,此时,有效误差ERR表示锁相输出时钟Dllclk超前参考时钟Refclk的相位信息;
所述逐步逼近式PID控制模块用来确定可变模分频模块中分频系数更新值的增量ΔNnew,具体为,所述逐步逼近式PID控制模块采用逐步逼近式PID控制方法,使系统快速进入锁相稳定状态,所述逐步逼近式PID控制模块根据误差计数模块所输出的有效误差ERR的大小,选择不同的比例系数Kp、微分系数Kd和积分系数Ki,通过所述逐步逼近式PID控制模块中的计算公式获得分频系数更新值的增量ΔNnew,之后将ΔNnew输出至可变模分频模块;
所述可变模分频模块用来计算分频系数更新值和输出时钟波形,具体为,首先计算分频系数更新值,计算公式为Nnew=Ncur+ΔNnew,其中,Nnew为分频系数更新值,Ncur为分频系数当前值,ΔNnew为分频系数的增量,然后该模块根据分频系数更新值,对系统时钟Sysclk进行分频,输出时钟波形Dllclk。
3.根据权利要求2所述的基于逐步逼近式PID控制算法的DLL系统,其特征在于,所述逐次逼近式PID控制模块的具体工作流程为:
当接收到有效误差ERR(n)时,该模块开始工作,其中n表示当前时刻,n-1表示前一时刻,ERR(n)表示当前时刻的有效误差,ERR(n-1)表示前一时刻的有效误差;随后判断|ERR(n)|的大小:当|ERR(n)|>Threshold_upper时,即参考时钟Refclk与锁相输出时钟Dllclk的相位出现较大误差时,取Kp=Kp_max,Ki=Ki_max,Kd=Kd_max;当Threshold_lower<|ERR(n)|<=Threshold_uppper,即参考时钟Refclk与锁相输出时钟Dllclk相位出现中等误差时,取Kp=Kp_med,Ki=Ki_med,Kd=Kd_med;当|ERR(n)|<=Threshold_lower,即参考时钟Refclk与锁相输出时钟Dllclk相位出现较小误差时,取Kp=Kp_min,Ki=Ki_min,Kd=Kd_min;
增量ΔNnew的计算公式为:ΔNnew=Kp[ERR(n)–ERR(n-1)]+Ki[ERR(n)]+Kd{ERR(n)–2[ERR(n-1)]+ERR(n-2)},其中,Threshold_upper为参考时钟Refclk与锁相输出时钟Dllclk的预设相位大误差限定值,Threshold_lower为参考时钟Refclk与锁相输出时钟Dllclk的预设相位小误差限定值,Kp_max为较大误差时的预设比例系数,Ki_max为较大误差时的预设积分系数,Kd_max为较大误差时的预设微分系数,Kp_med为中等误差时的预设比例系数,Ki_med为中等误差时的预设积分系数,Kd_med为中等误差时的预设微分系数,Kp_min为较小误差时的预设比例系数,Ki_min为较小误差时的预设积分系数,Kd_min为较小误差时的预设微分系数,ΔNnew为分频系数的增量,ERR(n)为参考时钟和锁相输出时钟当前周期的相位误差信息,ERR(n-1)为存储的参考时钟和锁相输出时钟前一个周期的相位误差信息,ERR(n-
2)为存储的参考时钟和锁相输出时钟前两个周期的相位误差信息。
4.根据权利要求3所述的基于逐步逼近式PID控制算法的DLL系统,其特征在于,所述DLL系统进行锁相的具体操作如下:
a.复位后所述DLL系统进入工作状态:所述初始化模块计数了一个参考时钟(Refclk)周期时间后,输出计数值Ninit到可变分频模块,然后停止工作,所述可变分频模块根据Ninit输出相应的时钟波形;
b.所述参考时钟上升沿检测模块对参考时钟Refclk的上升沿进行检测,所述锁相输出时钟上升沿检测模块对锁相输出时钟Dllclk的上升沿进行检测,这二者并行工作;
c.所述误差计数模块对所述锁相输出时钟上升沿检测模块的输出Dllclk_posedge和所述参考时钟上升沿检测模块的输出Refclk_posedge进行计数,以确定参考时钟Refclk和锁相输出时钟Dllclk的相位误差信息,所述误差计数模块中的内部计数器计数过程结束后,将有效误差ERR的数值输出至所述逐步逼近式PID控制模块;
d.所述逐步逼近式PID控制模块利用当前相位误差信息ERR(n)和存储的相位误差信息ERR(n-1)与ERR(n-2),计算得到分频系数更新值的增量ΔNnew,之后将数值ΔNnew输出至所述可变模分频模块;
e.所述可变模分频模块首先计算得到Nnew,然后根据Nnew生成对应的时钟波形为锁相输出时钟Dllclk,最后把锁相输出时钟Dllclk反馈到所述锁相输出时钟上升沿检测模块的输入端,形成控制环路;
所述控制环路不断循环调节锁相输出时钟Dllclk,经过数个循环后,最终输出与参考时钟Refclk固定相位差的时钟信号Dllclk。
5.根据权利要求4所述的基于逐步逼近式PID控制算法的DLL系统,其特征在于,所述系统时钟Sysclk的频率为50MHz;Threshold_upper为16,Threshold_lower为8;Kp_max为31/
32,Ki_max为3/4,Kd_max为1/8;Kp_med为24/32,Ki_med为5/8,Kd_med为0;Kp_min为23/32,Ki_min为1/4,Kd_min为0。
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