技术领域
[0001] 本
发明有关一种电容结构，尤指一种线路化电容结构。
背景技术
[0002] 随着近年来移动通讯装置(如智能手机、平板等)的发展，移动通讯装置已可采用无线充电方式进行充电，其中，该移动通讯装置或充电座中的电容作为直流阻流器(DC block)，以抵抗
静电放电(Electrostatic Discharge，简称ESD)，避免瞬间的大
电压的静电破坏
电路。
[0003] 目前该移动通讯装置或充电座中大多采用积层陶瓷电容(Multi-layer Ceramic Capacitor，简称MLCC)，因其具有低成本、大电容值及技术成熟等优点。
[0004] 然而，悉知积层陶瓷电容中，因其尺寸的特性，使其崩溃电压(break down voltage)难以增大(最大约3KV)，故当超过最大承受电压的静电进入该积层陶瓷电容中时，容易造成该积层陶瓷电容毁损。
[0005] 因此，如何克服上述悉知技术的问题，实已成目前亟欲解决的课题。
发明内容
[0006] 鉴于上述悉知技术的缺失，本发明提供一种线路化电容结构，以提供
电子产品静电防护。
[0007] 本发明的线路化电容结构包括：绝缘体；第一导电通孔，其贯穿该绝缘体；第二导电通孔，其贯穿该绝缘体；第一线路层，其嵌埋于该绝缘体中且电性连接该第二导电通孔；第二线路层，其嵌埋于该绝缘体中且电性连接该第一或第二导电通孔；第三线路层，其设于该绝缘体上且
接触连接该第一导电通孔或空间隔离该第一导电通孔；以及第四线路层，其设于该绝缘体上且电性连接该第一或第二导电通孔。
[0008] 前述的线路化电容结构中，该绝缘体包含一具有相对第一表面与第二表面的绝缘层、设于该绝缘层的第一表面上的第一介电层、及设于该绝缘层的第二表面上的第二介电层。具体地，该第一线路层设于该绝缘层的第一表面与该第一介电层之间，该第三线路层设于该第一介电层上，该第二线路层设于该绝缘层的第二表面与该第二介电层之间，且该第四线路层设于该第二介电层上。例如，形成该第一及/或第二介电层的材质包含二
氧化
铝、三氧化二铝或
钛酸钡。
[0009] 于一
实施例中，该绝缘层所包含的材质与该第一及/或第二介电层所包含的材质为相同，但该绝缘层所包含的材质的比例与该第一及/或第二介电层所包含的材质的材质的比例为不相同。或者，该绝缘层所包含的材质与该第一及/或第二介电层所包含的材质为不相同。
[0010] 于一实施例中，该线路化电容结构呈并联状态，且该第一及/或第二介电层的介电系数于1MHz下为4.4。或者，该线路化电容结构呈并联状态，且该第一及/或第二介电层的崩溃电压为5KV。
[0011] 于一实施例中，该线路化电容结构呈
串联状态，且该第一及/或第二介电层的介电系数于1MHz下为10。或者，该线路化电容结构呈串联状态，且该第一及/或第二介电层的崩溃电压为2.5KV～3.5KV。
[0012] 前述的线路化电容结构中，该第二线路层电性连接该第一导电通孔，该第三线路层接触连接该第一导电通孔，该第四线路层电性连接该第二导电通孔，以令该第一至第四线路层及该第一至第二导电通孔作为并联式电容配置。例如，该第二线路层、第三线路层及第一导电通孔作为第一
电极，且该第一线路层、第四线路层及第二导电通孔作为第二电极。进一步，该第一电极为正极，且该第二电极为负极。或者，该第一电极为负极，且该第二电极为正极。
[0013] 前述的线路化电容结构中，该第二线路层电性连接该第二导电通孔，该第三线路层空间隔离该第一导电通孔，该第四线路层电性连接该第一导电通孔，以令该第一至第四线路层及该第一至第二导电通孔作为串联式电容配置。例如，该第二线路层及第三线路层作为第一电极，且该第一线路层及第四线路层作为第二电极，其中，该第一线路层与该第三线路层相互感应，且该第二线路层与该第四线路层相互感应。进一步，该第三线路层用于电性连接电源端，且该第一导电通孔用于连接接地端；或者，该第三线路层用于电性连接接地端，且该第一导电通孔用于连接电源端。
[0014] 由上可知，本发明的线路化电容结构，主要经由线路化设计以利于作为直流阻流器，因而能用于电子产品的静电防护，且可依需求设计为并联式或串联式，以利于绝缘体的材料选择的弹性化。
附图说明
[0015] 图1为电子封装件采用具有本发明的线路化电容结构的封装
基板的剖面示意图。
[0016] 图2为本发明的线路化电容结构的第一实施例的剖面示意图。
[0017] 图3为本发明的线路化电容结构的第二实施例的剖面示意图。
[0018] 符号说明
[0019] 1 电子封装件
[0020] 10 封装基板
[0021] 11 电子元件
[0022] 110 焊线
[0023] 12,2,3 线路化电容结构
[0024] 2a 绝缘体
[0025] 20 绝缘层
[0026] 20a 第一表面
[0027] 20b 第二表面
[0028] 21a 第一导电通孔
[0029] 21b 第二导电通孔
[0030] 210 绝缘材
[0031] 22a 第一线路层
[0032] 22b,32b 第二线路层
[0033] 23a,33a 第三线路层
[0034] 23b,33b 第四线路层
[0035] 24a 第一介电层
[0036] 24b 第二介电层
[0037] P1,A 第一电极
[0038] P2,B 第二电极。
具体实施方式
[0039] 以下经由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本
说明书所揭示的内容轻易地了解本发明的其他优点及功效。
[0040] 须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”、“第三”、“第四”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
[0041] 图1为电子封装件1采用具有本发明的线路化电容结构12的封装基板10的剖面示意图。
[0042] 如图1所示，该电子封装件1包括封装基板10及一设于该封装基板10上的电子元件11。
[0043] 所述的封装基板10为如具有核心层与线路结构的形态、无核心层(coreless)的线路结构或以重布线路层(redistribution layer，简称RDL)制程制作该些线路层的形态，但不限于上述。该封装基板10具有多个线路层(图未示)及线路化电容结构12，
[0044] 所述的电子元件11设于该封装基板10上。于本实施例中，该电子元件11为主动元件、被动元件或其二者组合等，其中，该主动元件为例如
半导体芯片，且该被动元件为例如
电阻、电容及电感。例如，该电子元件11经由多个如焊
锡材料的导电
凸块(图未示)以覆晶方式设于该线路层上并电性连接该线路层；或者，该电子元件11可经由多个焊线110以打线方式电性连接该线路层。然而，有关该电子元件11电性连接该封装基板10的方式不限于上述。
[0045] 图2为本发明的线路化电容结构2的第一实施例的剖面示意图。于本实施例中，该线路化电容结构2呈并联状态。
[0046] 如图2所示，所述的线路化电容结构2包括：一绝缘体2a、一贯穿该绝缘体2a的第一导电通孔21a、一贯穿该绝缘体2a的第二导电通孔21b、一嵌埋于该绝缘体2a中的第一线路层22a、一嵌埋于该绝缘体2a中的第二线路层22b、一设于该绝缘体2a一表面上的第三线路层23a以及一设于该绝缘体2a另一表面上的第四线路层23b。
[0047] 所述的绝缘体2a包含一具有相对第一表面20a与第二表面20b的绝缘层20、设于该绝缘层20的第一表面20a上的第一介电层24a、及设于该绝缘层20的第二表面20b上的第二介电层24b。
[0048] 于本实施例中，形成该第一及/或第二介电层24a,24b的材质包含二氧化铝、三氧化二铝或钛酸钡。
[0049] 此外，该绝缘层20所包含的材质与该第一及/或第二介电层24a,24b所包含的材质为相同，但该绝缘层20所包含的材质的比例与该第一及/或第二介电层24a,24b所包含的材质的比例可依需求相同或不相同。应可理解地，该绝缘层20所包含的材质与该第一及/或第二介电层24a,24b所包含的材质也可不同。
[0050] 又，该第一及/或第二介电层24a,24b具有低介电系数，其例如于1MHz下为4.4。
[0051] 另外，该第一及/或第二介电层24a,24b具有高崩溃电压，其例如为5KV。
[0052] 所述的第一导电通孔21a贯穿该绝缘层20并延伸至该第一与第二介电层24a,24b且其端部外露出该第一与第二介电层24a,24b的表面。
[0053] 于本实施例中，该第一导电通孔21a于一穿孔的孔壁上形成导电层(如
铜的金属材)，再填入绝缘材210于该穿孔中。应可理解地，该第一导电通孔21a也可于该穿孔中填满导电材(如铜柱的金属柱)。
[0054] 所述的第二导电通孔21b贯穿该绝缘层20并延伸至该第一与第二介电层24a,24b且其端部外露出该第一与第二介电层24a,24b的表面。
[0055] 于本实施例中，该第二导电通孔21b于一穿孔的孔壁上形成导电层(如铜的金属材)，再填入绝缘材210于该穿孔中。应可理解地，该第二导电通孔21b也可于该穿孔中填满导电材(如铜柱的金属柱)。
[0056] 所述的第一线路层22a形成于该绝缘层20与该第一介电层24a之间且电性连接该第二导电通孔21b。
[0057] 于本实施例中，该第一线路层22a嵌埋于该绝缘层20中且与该绝缘层20的外露的第一表面20a齐平(例如，该第一线路层22的外露表面齐平该绝缘层20的第一表面20a)，使该第一介电层24a平整
覆盖该第一线路层22a。
[0058] 所述的第二线路层22b设于该绝缘层20与该第二介电层24b之间且电性连接该第一导电通孔21a。
[0059] 于本实施例中，该第二线路层22b嵌埋于该绝缘层20中且与该绝缘层20的外露的第二表面20b齐平(例如，该第二线路层22b的外露表面齐平该绝缘层20的第二表面20b)，使该第二介电层24b平整覆盖该第二线路层22b。
[0060] 所述的第三线路层23a形成于该第一介电层24a上且接触连接该第一导电通孔21a以直接电性导通该第一导电通孔21a。
[0061] 所述的第四线路层23b形成于该第二介电层24b上且电性连接该第二导电通孔21b。
[0062] 于本实施例中，该第一至第四线路层22a,22b,23a,23b及该第一至第二导电通孔21a,21b构成并联式电容配置，其中，该第二线路层22b、第三线路层23a及第一导电通孔21a作为第一电极P1，且该第一线路层22a、第四线路层23b及第二导电通孔21b作为第二电极P2。例如，该第一电极P1为正极，且该第二电极P2为负极；或者，该第一电极P1为负极，且该第二电极P2为正极。
[0063] 此外，该第一电极P1可用于电性连接接地端，而该第二电极P2则用于连接电源端；或者，该第一电极P1可用于电性连接电源端，而该第二电极P2则用于连接接地端。
[0064] 又，图1所示的电子元件11可采用覆晶方式(如图未示的导电凸块)或打线方式(如图1所示的焊线110)电性连接该第一电极P1的第三线路层33a与该第二电极P2的第二导电通孔21b，使该电子元件11电性连接该线路化电容结构2。
[0065] 本发明的并联式线路化电容结构2主要经由线路化设计以增加电容的导电路径及电容面积因而提高电容值，且经由第一至第四线路层22a,22b,23a,23b相迭配置以缩小该线路化电容结构2于该介电层表面所占用的面积(仅该第三及第四线路层23a,23b外露于该第一及第二介电层24a,24b表面)。
[0066] 图3为本发明的线路化电容结构3的第二实施例的剖面示意图。于本实施例中，该线路化电容结构3呈串联状态，其与第一实施例的主要差异在于第二至第四线路层的电性配置，其它构造配置大致相同，故以下不再赘述相同处。
[0067] 如图3所示，该第二线路层32b电性连接该第二导电通孔21b，该第三线路层33a空间隔离该第一导电通孔21a(即该第三线路层33a没有接触该第一导电通孔21a)，该第四线路层33b电性连接该第一导电通孔21a，以令该第一至第四线路层22a,32b,33a,33b及该第一至第二导电通孔21a,21b作为串联式电容配置。
[0068] 于本实施例中，该第二线路层32b及第三线路层33a作为第一电极A，且第一线路层22a及第四线路层33b作为第二电极B。例如，该第一线路层22a与该第三线路层33a相互
电磁感应，且该第二线路层32b与该第四线路层33b相互电磁感应，以形成串联电路。
[0069] 此外，该第三线路层33a用于电性连接电源端，且该第一导电通孔21a用于连接接地端，以透过电磁感应及该第二导电通孔21b的配合，使该第三线路层33a间接电性导通第一导电通孔21a。例如，图1所示的电子元件11可采用覆晶方式(如图未示的导电凸块)或打线方式(如图1所示的焊线110)电性连接该第三线路层33a与该第一导电通孔21a，以形成回路，使该电子元件11电性连接该线路化电容结构3。应可理解地，该第三线路层33a也可用于电性连接接地端，而该第一导电通孔21a则用于连接电源端。
[0070] 又，相较于该并联式线路化电容结构2，该串联式线路化电容结构3的第一及/或第二介电层24a,24b具有高介电系数，其例如于1MHz下为10。
[0071] 另外，相较于该并联式线路化电容结构2，该串联式线路化电容结构3的第一及/或第二介电层24a,24b具有较低崩溃电压，其例如为2.5KV～3.5KV。
[0072] 因此，本发明的串联式线路化电容结构3主要经由线路化设计，可等效增加该绝缘体2a的厚度而达到提升崩溃电压至所需的电压值(可超过3KV)。
[0073] 综上所述，本发明的线路化电容结构经由线路化设计以作为直流阻流器，因而能用于电子装置(如移动通讯装置或充电座)的静电防护，且依据需求可设计为并联式或串联式，以利于材料选择的弹性化(例如，可选用较高介电系数或较高崩溃电压的材料)。
[0074] 上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行
修改。因此本发明的权利保护范围，应如
权利要求书所列。
