技术领域
[0001] 本
发明涉及存储芯片级联技术领域，特别涉及一种存储器。
背景技术
[0002] 相关技术，多颗存储芯片的级联往往通过在系统中增加一颗主从选择芯片的方式实现，具体地：主从选择芯片根据地址或其它
信号识别当前需要的存储芯片，并且为了保证仅有当前需要的存储芯片响应，还需为在每颗存储芯片相应的设置一个独立的片选信号，从而实现多个存储芯片的级联，进而实现了容量的扩充。
[0003] 然而，增加的主从选择芯片不仅增加了级联的成本，而且还增加了系统复杂度，同时，片选信号也会消耗印刷
电路板资源，进一步增加了级联的成本。
发明内容
[0004] 本发明旨在至少在一定程度上解决相关技术中的技术问题之一。
[0005] 为此，本发明的目的在于提出一种存储器，该存储器无需外部片选控
制芯片即可以实现多颗存储芯片的级联，实现容量的扩充，从而可以快速开发大容量产品，减少
上市时间，并有效节约芯片级联的成本，在一定程度上也可以省去芯片的一次性成本。
[0006] 为达到上述目的，本发明
实施例提出了一种存储器，所述存储器为具有串行外设
接口的
阻变式存储器，包括：多个存储芯片，所述多个存储芯片之间级联，以使每个存储芯片根据输入的状态位执行相应动作；封装组件，所述封装组件用于对所述多个存储芯片进行封装。
[0007] 本发明实施例的存储器，无需外部片选控制芯片即可以实现多颗存储芯片的级联，实现容量的扩充，从而可以快速开发大容量产品，减少上市时间，并有效节约芯片级联的成本，在一定程度上也可以省去芯片的一次性成本，降低系统的复杂度；可以根据输入的状态位直接控制相应的存储芯片执行动作，无需片选信号，有效节约印刷
电路板资源，简单易实现。
[0008] 另外，根据本发明上述实施例的存储器还可以具有以下附加的技术特征：
[0009] 进一步地，在本发明的一个实施例中，所述多个存储芯片的存储芯片包括：多个SPI接口；地址寄存器，用于通过所述多个SPI(Serial Peripheral Interface，串行外设接口)接口接收所述状态位；输入状态机，用于判断所述状态位是否满足预设条件，且在满足所述预设条件后，响应控
制动作，否则不响应所述控制动作。
[0010] 进一步地，在本发明的一个实施例中，所述预设条件为由所述状态位确定的地址范围和预设的地址范围匹配。
[0011] 进一步地，在本发明的一个实施例中，所述多个存储芯片依次通过键合线连接。
[0012] 进一步地，在本发明的一个实施例中，所述多个存储芯片预设的地址范围区间不同。
[0013] 本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
[0014] 本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
[0015] 图1为根据本发明实施例的存储器的结构示意图；
[0016] 图2为根据本发明实施例的存储芯片的电路结构示意图；
[0017] 图3为根据本发明实施例的一种存储芯片的级联方式示意图；
[0018] 图4为根据本发明实施例的另一中存储芯片的级联方式示意图。
具体实施方式
[0019] 下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
[0020] 下面参照附图描述根据本发明实施例提出的存储器。
[0021] 图1是本发明一个实施例的存储器的结构示意图。
[0022] 如图1所示，该存储器100为具有串行外设接口的阻变式存储器，包括：多个存储芯片110和封装组件120。
[0023] 其中，多个存储芯片110之间级联，以使每个存储芯片根据输入的状态位执行相应动作；封装组件120用于对多个存储芯片进行封装。本发明实施例的存储器100无需外部片选控制芯片即可以实现多颗存储芯片的级联，实现容量的扩充，从而可以快速开发大容量产品，减少上市时间，并有效节约芯片级联的成本，在一定程度上也可以省去芯片的一次性成本，降低系统的复杂度，并有效节约印刷电路板资源，简单易实现。
[0024] 在本发明的一个实施例中，多个存储芯片110的存储芯片包括：多个SPI接口、地址寄存器和输入状态机。
[0025] 其中，地址寄存器，用于通过多个SPI接口接收状态位；输入状态机，用于判断状态位是否满足预设条件，且在满足预设条件后，响应控制动作，否则不响应控制动作。
[0026] 进一步地，在本发明的一个实施例中，预设条件为由状态位确定的地址范围和预设的地址范围匹配；多个存储芯片依次通过键合线连接；多个存储芯片预设的地址范围区间不同。
[0027] 具体而言，本发明实施例为了实现级联而设计的存储芯片的电路如图2所示，芯片在测试时写入的值或通过命令
修改的状态位通过SPI接口输入地址寄存器，通过逻辑运算后作为输入状态机的
输入信号，输入状态机根据输入信号判断是否执行命令。
[0028] 芯片的状态位主要决定芯片的地址范围，当输入的地址范围和芯片预设的地址范围匹配时才会根据输入信号控制芯片执行命令，否则，自动退出不响应。
[0029] 进一步地，本发明实施例可以在存储芯片测试阶段根据需要设置好每个存储芯片的状态位，在芯片封装时直接封装在一起，实现多颗芯片级联，封装成一颗大容量芯片，从而可以快速高效的由低容量存储芯片封装成大容量芯片；当然，本发明实施例也可以在出场后由用户通过指令写入状态位，然后在系统印刷电路板上实现级联，从而实现由多颗封装好的芯片在系统电路板上进行级联，增加系统存储可扩张性及系统灵活性。
[0030] 下面将通过具体实施例对上述两种级联方式进一步阐述。
[0031] 第一种级联方式：在一个封装
基板上实现芯片的级联，即实现容量的扩充，具体地：如图3所示，在测试阶段将不同芯片设置好对应的地址范围区间，在封装时直接将所有的pad通过键合线连接，再引至响应的封装PAD，进而实现了一颗大容量的存储芯片。整颗芯片对外表现为一颗大容量的芯片。
[0032] 第二种级联方式：在系统级实现级联的方式，具体地：如图4所示，用户通过指令预先设置好每个芯片的状态位，也就是地址范围区间，之后在系统PCB板上将所有相同功能的接口
焊接在相同的线上，系统
控制器在发送存储器相关的指令时只有地址范围匹配的存储芯片响应，实现了在系统上的存储器级联。
[0033] 需要说明的是，由于每颗芯片对应的地址范围是不同的，所以只要write(写操作)和read操作不在同一个地址范围上就可以实现read while write功能，因此，本发明实施例可以实现read while write功能。其中，read while write功能为一部分在读的同时另一部分在进行写操作。
[0034] 综上，本发明实施例提出的存储器，无需在外部片选控制芯片即可以实现多颗存储芯片的级联，实现容量的扩充，从而可以快速开发大容量产品，减少上市时间，并有效节约芯片级联的成本，在一定程度上也可以省去芯片的一次性成本；同时，增加系统设计灵活性，很容易实现容量扩充，以及read while write功能，简单易实现。
[0035] 此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
[0036] 在本
说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
[0037] 尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
