메모리 어레이들과, 메모리 어레이 형성 방법 및 비트 라인 콘택트 형성 방법{Memory Arrays Methods of Forming Memory Arrays and Methods of Forming Contacts to Bitlines}

본 발명은 DARM 어레이들과 같은 메모리 어레이들과, 메모리 어레이 형성 방법 및 비트 라인 콘택트 형성 방법에 관한 것이다. 또한, 본 발명은 DARM 어레이들에 대한 저장 노드 형성 방법을 포함한다.

메모리 어레이들은 프로그램 가능한 데이터 기억 장치로 이용된다. 예를 들어, 다이나믹 랜덤 액세스 메모리(DRAM)가 일반적으로 프로그램 가능한 기억 장치로 사용된다. DRAM은 개별적인 메모리 셀들의 어레이로 형성될 수 있으며, 각각의 셀은 트랜지스터와 메모리 저장 장치를 포함한다. 메모리 저장 장치들은 일반적으로 커패시터들이다. 트랜지스터들을 DARM 어레이를 가로질러 확장하는 워드라인들 내에 형성된다. 또한 일련의 비트 라인들이 DARM 어레이를 가로질러 제공된다. 워드 라인과 비트 라인의 특정 조합을 활성화하여, 정보의 비트들이 개별적인 DRAM 셀의 메모리 저장 장치에 기입되거나 이로부터 독출된다. 따라서, 워드 라인과 비트 라인의 적절한 조합을 이용하여 DRAM 어레이의 각 메모리 장치들의 주소를 정한다.

DRAM 어레이들은 일반적으로 반도체 기판에 연결된 집적 회로로 제조된다. 반도체 장치 공정의 지속적인 목표는 집적도를 증가시키고, 공정을 간단히 하며 비용을 감소하는 것이다. 이러한 하나 이상의 지속적인 목표들을 위해 DRAM 어레이를 형성하는 새로운 방법이 개발될 필요가 있다.

여기에 기술된 발명의 측면들이 DRAM 어레이들을 제조하는데 특히 유용할 수 있다. 그러나, 본 발명이 DRAM 어레이들에 적용하기 위한 것으로 기술되어도, 본 발명이 다른 반도체 제조 공정들 및 다른 메모리 어레이들에 적용될 수 있으며, 이는 본 발명의 속하는 분야의 당업자에게 자명하다.

본 발명의 일 측면에 따르면, 본 발명은 메모리 어레이를 위한 비트 라인 콘택트들을 형성하는 방법을 포함한다. 반도체 기판이 제공된다. 상기 기판은 두 세트의 도전 노드들을 포함하며, 상기 세트들 중 하나가 제 1 세트로 정의되고 다른 하나가 제 2 세트로 정의된다. 패터닝된 식각 정지 막이 상기 기판의 상부에 형성된다. 상기 패터닝된 식각 정지 막은 상기 제 2 세트의 도전 노드들을 덮고, 이를 통해 상기 제 1 세트의 도전 노드들로 확장하는 개구부들을 포함한다. 전기적 절연 물질이 상기 패터닝된 식각 정지 막 상부에 형성되며, 트랜치들이 상기 절연 물질을 내로 식각된다. 상기 트랜치들은 상기 패터닝된 식각 정치 막으로 확장하며, 상기 패터닝된 식각 정지 막 내의 상기 개구부들을 통해 상기 제 1 세트의 도전 노드들로 확장한다. 도전 물질들이 상기 트랜치들 내에 제공되며 상기 제 1 세트의 도전 노드들과 전기적으로 연결된다. 메모리 저장 장치들(예, 커패시터 구조들)이 상기 제 2 세트의 도전 노드들과 전기적으로 접촉되도록 형성된다. 비트 라인이 상기 트랜티들 내에 제공된 상기 도전 물질들과 전기적으로 연결되며, 따라서 이러한 도전 물질이 비트 라인 배선에 포함된다.

본 발명의 일 측면에 있어서, 본 발명은 DRAM 어레이에 대한 저장 노드들을 형성하는 방법을 포함한다. 반도체 구조물이 제공된다. 상기 반도체 구조물은 복수의 저장 노드 위치들을 포함한다. 스택이 상기 저장 노드 위치들 상부에 형성된다. 상기 스택은, 상기 저장 노드 위치들 상부의 제 1 전기적 절연 물질과, 상기 제 1 전기적 절연 물질 상부의 복수의 이격된 전기적 도전 라인들과, 상기 이격된 전기적 도전 라인들 사이의 공간을 채우는 제 2 전기적 절연 물질과, 그리고 상기 전기적 도전 라인들 바로 위에 상기 전기적 도전 라인들과 일대일 대응하는 복수의 이격된 전기적 절연 라인들을 포함한다. 상기 전기적 도전 라인들 각각은 한 쌍의 마주보는 측면 에지들과 상기 마주보는 측면 에지들 사이의 제 1 측면 폭을 가진다. 상기 전기적 절연 라인들이 한 쌍의 마주보는 측면 에지들과 상기 마주보는 측면 에지들 사이의 제 2 측면 폭을 가진다. 상기 제 2 측면 폭은 상기 제 1 측면 폭 보다 크다. 개구부들이 상기 제 1 및 제 2 전기적 절연 물질을 관통하여 상기 저장 노드 위치들로 확장하도록 식각된다. 상기 개구부들이 상기 이격된 전기적 절연 라인들의 상기 측면 에지들에 정렬된다. 상기 개구부들 내에 저장 노드들을 가지는 커패시터들이 형성된다. 상기 저장 노드들은 상기 저장 노드 콘택트 위치들과 전기적으로 접촉한다.

본 발명의 일 측면에 있어서, 본 발명은 DRAM 어레이를 포함한다. 상기 어레이는 반도체 기판과 상기 반도체 기판에 의해 지지되는 복수의 트랜지스터 구조물들을 포함한다. 상기 각각의 트랜지스터 구조물이 트랜지스터 게이트와 한 쌍의 소스/드레인 영역들을 포함하고, 상기 한 쌍의 소스/드레인 영역들 각각이 비트 라인 콘택트 소스/드레인 영역과 저장 노드 콘택트 소스/드레인 영역을 포함한다. 복수의 비트 라인 배선 스택들이 상기 기판의 상부에 위치하며, 상기 비트 라인 콘택트 소스/드레인 영역들에 전기적으로 연결된다. 상기 비트 라인 배선 스택들은,

실리콘 나이트라이드, 실리콘 옥시나이트라이드 및 도핑되지 않는 실리콘 다이옥사이드 중 하나 이상의 물질을 포함하는 전기적 절연 막에 의해, 상기 비트 라인 배선 스택들이 상기 저장 노드 콘택트 소스/드레인 영역들로부터 분리된다. 상기 비트 라인 배선 스택들 각각은: 전기적 도전 비트 라인 배선 라인과, 사기 도전 비트 라인 배선 라인 상부의 전기적 절연 캡과, 그리고 상기 전기적 도전 비트 라인 배선 라인의 측벽들을 덮은 한 쌍의 전기적 절연 측벽 스페이서들을 포함한다. 상기 비트 라인 배선 라인이 제 1 측면 폭을 가지며, 상기 전기적 절연 캡이 제 2 측면 폭을 가진다. 상기 제 2 측면 폭이 상기 제 1 측면 폭보다 크다. 상기 DRAM 어레기가 복수의 커패시터 구조물들을 추가로 포함한다. 상기 커패시터 구조물들은 상기 전기적 절연 막을로 확장하는 저장 노드들을 가지며, 상기 저장 노드 콘택트 소스/드레인 영역들과 전기적으로 연결된다.

도 1-3은 본 발명의 일 실시예에 따라 예비 공정 단계에서의 반도체 웨이퍼 일부를 나타내는 개략적인 단면도이다. 도 2 및 3은 도 1의 단면 2-2 및 3-3을 따 라 도시하며, 도 1은 도 2 및 3의 단면 1-1을 따라 도시한다.

도 4는 라인 1-1, 2-2 및 3-3을 따라 각각 도 1-3에 도시된 웨이퍼 일부의 위치를 나타내는 반도체 웨이퍼 일부의 개략적인 정면도이다.

도 5-7은 도 1-3에 도시된 단계의 후속 공정 단계에서의 도 1-3의 웨이퍼 일부를 각각 나타내는 단면도이다. 도 6 및 7은 도 5의 라인 6-6 및 7-7을 따라 도시하며, 도 5는 도 6 및 7의 라인 5-5를 따라 도시한다.

도 8-10은 도 5-7에 도시된 단계의 후속 공정 단계에서의 도 1-3의 웨이퍼 일부를 각각 나타내는 단면도이다. 도 9 및 10은 도 8의 라인 9-9 및 10-10을 따라 도시하며, 도 8은 도 9 및 10의 라인 8-8을 따라 도시한다.

도 11-13은 도 8-10에 도시된 단계의 후속 공정 단계에서의 도 1-3의 웨이퍼 일부를 각각 나타내는 단면도이다. 도 12 및 13은 도 11의 라인 12-12 및 13-13을 따라 도시하며, 도 11은 도 12 및 13의 라인 11-11을 따라 도시한다.

도 14-16은 도 11-13에 도시된 단계의 후속 공정 단계에서의 도 1-3의 웨이퍼 일부를 각각 나타내는 단면도이다. 도 15 및 16은 도 14의 라인 15-15 및 16-16을 따라 도시하며, 도 14는 도 15 및 16의 라인 14-14를 따라 도시한다.

도 17-19은 도 14-16에 도시된 단계의 후속 공정 단계에서의 도 1-3의 웨이퍼 일부를 각각 나타내는 단면도이다. 도 18 및 19는 도 17의 라인 18-18 및 19-19을 따라 도시하며, 도 17은 도 18 및 19의 라인 17-17을 따라 도시한다.

도 20-22은 도 17-19에 도시된 단계의 후속 공정 단계에서의 도 1-3의 웨이퍼 일부를 각각 나타내는 단면도이다. 도 21 및 22는 도 20의 라인 21-21 및 22-22 를 따라 도시하며, 도 20은 도 21 및 22의 라인 20-20을 따라 도시한다.

도 23은 도 20-22의 공정 단계에서의 반도체 웨이퍼 일부를 나타내는 개략적인 정면도이며, 일 실시예에 따른 웨이퍼 일부가 메모리 어레이 영역과 상기 메모리 어레이 영역의 주변 여역을 포함할 수 있음을 개략적으로 나타낸다.

도 24-26은 도 20-22에 도시된 단계의 후속 공정 단계에서의 도 1-3의 웨이퍼 일부를 각각 나타내는 단면도이다. 도 25 및 26은 도 24의 라인 25-25 및 26-26를 따라 도시하며, 도 24는 도 25 및 26의 라인 24-24를 따라 도시한다.

도 27-29은 도 24-26에 도시된 단계의 후속 공정 단계에서의 도 1-3의 웨이퍼 일부를 각각 나타내는 단면도이다. 도 28 및 29는 도 27의 라인 28-28 및 29-29를 따라 도시하며, 도 27은 도 28 및 29의 라인 27-27을 따라 도시한다.

도 30-32는 도 27-29에 도시된 단계의 후속 공정 단계에서의 도 1-3의 웨이퍼 일부를 각각 나타내는 단면도이다. 도 31 및 32는 도 30의 라인 31-31 및 32-32를 따라 도시하며, 도 30은 도 31 및 32의 라인 30-30을 따라 도시한다.

도 33-35은 도 30-32에 도시된 단계의 후속 공정 단계에서의 도 1-3의 웨이퍼 일부를 각각 나타내는 단면도이다. 도 34 및 35는 도 33의 라인 34-34 및 35-35를 따라 도시하며, 도 33은 도 34 및 35의 라인 33-33을 따라 도시한다.

도 36-38은 도 33-35에 도시된 단계의 후속 공정 단계에서의 도 1-3의 웨이퍼 일부를 각각 나타내는 단면도이다. 도 37 및 38은 도 36의 라인 37-37 및 38-38을 따라 도시하며, 도 36은 도 37 및 38의 라인 36-36을 따라 도시한다.

도 39는 본 발명의 실시예에 따라 컴퓨터를 나타내는 도면이다.

도 40은 도 39의 컴퓨터의 마더보드의 특징적인 외관을 나타내는 블럭도이다.

도 41은 본 발명의 일 측면에 따라 전자 시스템을 나타내는 하이-레벨 블럭도이다.

도 42는 본 발명의 일 측면에 따라 반도체 장치를 간단히 나타내는 블럭도이다.

본 발명의 일 측면은 DRAM 어레이들을 형성하는 단계를 포함한다. 어레이들은 저장 노드 콘택트 위치들과 비트 라인 콘택트 위치들을 포함한다. 비트 라인 콘택트 위치들로 확장하는 트랜치들을 형성하는 동안에, 저장 노드 콘택트 위치를 보호하는데 식각 정지(etch stop) 방법이 사용된다. 계속하여, 도전 물질이 트랜치들 내에 형성되어 비트 라인 배선들을 형성한다. 비트 라인 배선들은 비트 라인 콘택트 위로 확장한다. 트랜치들 내의 도전 물질의 형성함으로써, 도전 물질이 도전 라인들의 모양으로 형성된다. 특정한 경우에, 이러한 도전 물질의 형성 방법은, DRAM 어레이에 관련된 비트 라인 배선들의 제조를 위한 방법론에 다마신 공정을 편입한 것에 대응하는 것으로 간주할 수 있다.

도전 비트 라인 배선 물질이 형성된 후에, 절연 캡이 비트 라인 배선 물질 상부에 형성될 수 있다. 절연 캡은, 비트 라인 도전 배선 물질의 측면 에지를 넘어 확장되는 측면 주변부를 가질 수 있다. 식각 정지막을 통해 저장 노드 콘택트 위치들로 확장되는 개구부를 형성하도록 절연 캡의 측면 에지들에 대해 자기 정렬되어 는 식각이 수행될 수 있다. 커패시터 저장 노드들이 이후에 개구부들 내에 형성될 수 있다. 본 발명의 실시 예들이 도 1-42를 참조하여 기술된다.

먼저 도 1-4를 참조하면, 반도체 웨이퍼의 일부가 반도체 구조물(10)로 도시된다. 구조물(10)은 본 발명의 일 실시예에 따라 예비 공정 단계에 있는 것으로 도시되며, 반도체 기판(12)을 구성하도록 도 1-3에 도시된다. 기판(12)은 예를 들면, 백그라운드 P 타입 불순물을 이용하여 저농도 도핑된 단결정 실리콘 웨이퍼일 수 있다. 이 명세서에서, 반도체 기판(semiconductor substrate 또는 semiconductive substrate)는 반도체 웨이퍼 및 반도체 막(단일 웨이퍼이거나 상부에 다른 물질이 형성된 복합물)와 같은 벌크 반도체 물질들(이에 제한되지 않음)과 같은 모든 반도체 물질을 포함한다. 기판은 상술한 반도체 기판(이제 제한되지 않음)을 포함하는 모든 지지 구조를 말한다.

절연 영역들(14)이 도 1-3에 도시된다. 절연 영역들은 기판(12) 내부로 확장한다. 절연 영역들(14)은 예를 들어 좁은 트랜치 영역(shallow trench region)에 대응할 수 있으며, 따라서 실리콘 다이옥사이드(silicon dioxide)를 포함하거나, 주요하게 구성되나 구성될 수 있다.

도 1은 기판(12)의 상부로 확장하는 한 세트의 네 개의 워드 라인들(16, 18, 20, 22)을 도시한다. 워드 라인들 각각은 전기적 도전 물질(26) 과 전기적 절연 캡(28)을 포함하는 스택으로 구성된다. 중앙 워드 라인들은 또한 도전 물질(26) 아래의 절연 물질(24)을 포함한다. 절연 물질(24)은 예를 들면 실리콘 다이옥사이드를 포함하거나 주로 구성되거나, 구성될 수 있으며, 특정한 경우에 게이트 산화물 로 나타낼 수 있다. 도전 물질(26)은 전기적 도전체 조성물들로 구성될 수 있다. 전기적 도전체 조성물들은 예를 들면 금속, 실리 사이드와 같은 금속 혼합물 및/또는 도전물로 도핑된 실리콘을 포함한다. 절연 캡(28)은 전기적 절연 물질이나 물질의 조합으로 구성될 수 있으며, 특정한 경우에 실리콘 나이트라이드 및 실리콘 다이옥사이드 중 하나 이상의 물질을 포함하거나, 주요하게 구성되거나, 구성될 수 있다.

워드 라인들(16, 18, 20, 22) 각각은 반대편에 위치한 한 쌍의 측벽들을 가지며, 이방성 식각된 측벽 스페이서들(30)이 반대편에 위치한 측벽들을 따라 형성된다. 측벽 스페이서들(30)은 적합한 전기 절연 물질을 포함할 수 있으며, 구체적으로는 실리콘 나이트라이드를 포함하거나, 주요하게 구성되거나, 구성될 수 있다.

워드 라인들(18, 20)이 도 1의 단면도에 도시된 트랜지스터 구조물들(32, 34)에 포함된다. 구체적으로, 워드 라인(18)은 한 쌍의 소스/드레인 영역들(36, 38)에 연결되는 트랜지스터 게이트를 포함하고, 워드 라인(20)은 소스/드레인 영역(38)을 다른 소스/드레인 영역(40)에 연결하는 트랜지스터 게이트를 포함한다. 소스/드레인 영역들(36, 38, 40)은 기판(12)으로 확장하는 도전물로 도핑된 확산 영역들로 도시된다. 영역들(36, 38, 40)은 n형 도핑 영역들(42) 및/또는 p형 도핑 영역들로 구성될 수 있다. 소스/드레인 영역들은 기판(12) 안으로 깊게 확장하는 도핑 영역들(42)를 포함하는 것으로 도시되며, 저농도 도핑 영역들(44)은 기판(12) 안으로 덜 깊게 확장한다.

전기적 도전 축들(pedestals, 46, 48, 50)은 각각 소스/드레인 영역들(36, 38, 40) 상부에 형성되는 것으로 나타낸다. 축들(46, 48, 50)은 적합한 전기적 도전 물질로 이루어질 수 있다. 구체적으로, 축들은 도전 물로 도핑 되며 에피택셜하게 성장된 반도체 물질(예, 도전 물로 도핑된 에피택셜 성장 실리콘)로 이루어진 하부 및 에피택셜하지 않게 성장된 물질(예를 들면, 메탈 혼합물 및/또는 도전물로 도핑된 반도체 물질(도전 물로 도핑된 실리콘) 중 하나 이상의 물질을 포함)로 이루어진 상부로 구성된다. 축들(46, 48, 50)은 각각 최상부 표면들(47, 49, 51)을 가진다.

워드 라인들(16, 18, 20, 22)은 전기적 절연 물질(52)을 통해 확정한다. 절연 물질(52)은 일반적으로 메모리 어레이의 외부 주위에 주로 위치하며, 따라서 도시된 영역의 외부에 주로 존재할 수 있다. 전기적 절연 물질(52)은 예를 들어 도핑되거나 도핑되지 않은 실리콘 옥사이드(예, BPSG(borophosphosilicate glass))를 포함하는 물질로 구성될 수 있다. 본 발명의 도시된 측면에서, 절연 물질(52)은 도전 축의 최상부 표면들(47, 49, 51)과 동일한 정도의 레벨로 평탄화되는 최상부 표면(53)을 포함하며, 이러한 평탄화된 표면은 워드 라인들(16, 18, 20, 22)의 절연 캡들(29)의 최상부 표면들과 동일한 정도의 레벨에 존재한다. 최상부 표면들(47, 49, 51, 53)의 평탄화는 예를 들어 화학적 기계적 연마를 이용하여 수행될 수 있다. 평탄화된 표면들은 서로 정확히 동일한 레벨에 존재할 수 있다. 선택적으로는, 평탄화된 표면들은, 예를 들어 서로 다른 표면들에 사용된 다양한 물질의 제거 속도에 기인하여, 서로 다소 어긋나 존재할 수도 있다.

이하에 기술되는 공정에서, 커패시터 저장 노드들이 축들(46, 50)의 표면 들(47, 51)에 전기적으로 연결되도록 형성되며, 비트 라인이 축(48)의 표면(49)에 전기적으로 연결되도록 형성된다. 따라서, 표면들(47, 51)은 저장 노드 콘택트 위들이라 할 수 있으며, 표면(49)은 비트 라인 콘택트 위치라 할 수 있다. 또한, 축들(46, 50)과 저항성 접촉으로 하는 소스/드레인 영역들(36, 40)은 저장 노드 콘택트 소스/드레인 영역들이라 할 수 있으며, 축(48)과 저항성 접촉을 하는 소스/드레인 영역(38)은 비트 라인 콘택트 소스/드레인 영역이라 할 수 있다. 따라서, 트랜지스터 구조물(32)에 게이트 연결된 소스/드레인 영역들은 비트 라인 콘택트 소스/드레인 영역(38) 및 저장 노트 콘택트 소스/드레인 영역(42)이라 할 수 있다. 또한, 트랜지스터 구조물(34)에 게이트 연결된 소스/드레인 영역들은 비트 라인 콘택트 소스/드레인 영역(38) 및 저장 노트 콘택트 소스/드레인 영역(40)이라 할 수 있다. 비트 라인 콘택트 소스/드레인 영역들은 저장 노트 콘택트 소스/드레인 영역들과 동일하게 조성되거나 조성되지 않을 수 있다.

도 2에는, 소스/드레인 영역(38)과 축(48)의 조합에 의해 이루어진 비트 라인 콘택트가 비트 라인 콘택트들의 어레이의 일부인 것이 도시된다. 또한, 비트 라인 콘택트 어레이의 나머지 도전 축들이 참조번호(60)로 표시되며, 나머지 비트 라인 콘택트 어레이의 소스/드레인 영역들이 참조번호(58)로 표시된다. 축들(60)은 축(48)의 상부 표면(49)과 실질적으로 동일 평면상에 있는 상부 표면들(61)을 가진다.

도 3은 소스/드레인 영역(40) 및 축(50)을 포함하는 저장 노드 콘택트가 저장 노트 콘택트 어레이의 일부로 도시되며, 소스/드레인 콘택트 어레이의 나머지 축들이 참조번호(62)로, 소스/드레인 콘택트 어레이의 나머지 소스/드레인 영역들이 참조번호(54)로 표시된다. 축들(62)은 축(50)의 상부 표면(51)과 실질적으로 동일 평면상에 있는 상부 표면들(63)을 가진다.

도 4는 서로에 대해 배향된 축들(46, 48, 50)의 일 실시 예가 도시된다. 또한, 축(46)이 축(50)과 같이 저장 노드 콘택트 위치 어레이의 일부이며, 이러한 위치의 열 또는 행 내로 확장할 수 있음이 도시된다. 도 4에서 위치(46)와 동일한 열 내의 다른 저장 노드 콘택트 위치가 참조 부호(66)로 표기된다.

다음으로, 도 5-7을 참조하면, 패턴닝된 식각 정지 막(70)이 저장 노드 컨택 위치들(구체적으로, 축들(46, 50, 62)의 최상부 표면들에 대응하는 위치들(47, 51, 63))의 상부에 형성된다. 패터닝된 식각 정지 막(70)은 저장 노드 콘택트 위치들을 덮는다. 그러나 비트 라인 콘택트 위치들(구체적으로, 축들(48, 60)의 최상부 표면들에 대응하는 위치들(49, 61))을 덮지는 않는다. 도 6에 식각 정지 막(70)이 절단면 뒤에, 구체적으로 축들(48, 60)로 확장하는 개구부의 뒤에 나타낼 수 있다. 도면을 간단히 하고, 식각 정지 막(70)이 축들(48, 60) 상부에 있지 않다는 것을 강조하기 위해 식각 정지 막(70)이 도 6에 도시되지 않는다.

특히, 비트 라인 콘택트 위들은 제 1 세트의 도전 노드들과 대응하는 것으로 간주할 수 있으며, 저장 노드 콘택트 위치들은 제 2 세트의 도전 노드들에 대응하는 것으로 간주될 수 있다. 이러한 측면들에서, 패터닝된 식각 정지 막은 제 2 세트의 도전 노드들을 덮는 것으로 간주할 수 있으며, 반면 개구부들은 식각 정지 막을 통해 제 1 세트의 노전 노드들로 확장한다.

식각 정지 막(70)은 적합한 방법을 이용하여 원하는 모양으로 패터닝될 수 있다. 특히, 막(70)이 초기에 기판의 전면에 형성될 수 있으며, 이후에 막의 선택된 부분이 막을 패터닝 하기에 적합한 방법으로 시각된다. 시각으로 제거되는 선택된 부분을 정의하는 막(70) 상부의 마스크(도시되지 않음)를 형성하는 데 노광 공정이 이용될 수 있다.

패터닝 된 식각 정지 막(70)은 적합한 식각 특성이 있는 유전 물질로 구성될 수 있다. 특히, 식각 정지 막(700은 산화 알루미늄을 포함하거나, 주요하게 구성ㄷ되거나, 구성될 수 있다. 추가로 또는 선택적으로, 식각 정지 막(70)이 실리콘 그리고 산소와 질소 중 하나 이상의 물질을 포함하거나, 주로 이루어지거나 이루어질 수 있다. 예를 들어, 식각 정지 막(70)은 실리콘 다이옥사이드, 실리콘 나이트라이드 및/또는 실리콘 옥사이드 실리콘을 포함하거나, 주로 구성되거나, 구성될 수 있다. 식각 정지 막(70)이 실리콘 다이옥사이드로 이루어지는 경우에 도핑되지 않을 수 있다. 구체적으로, 실리콘 다이옥사이드는 그 내부에 검출되는 붕소나 인을 포함하지 않을 수 있다. 식각 정지 막은, 어떤 면으로는, 도핑되지 않은 산화물을 포함하거나, 주요하게 구성되거나, 또는 구성될 수 있다.

도시된 바와 같은 본 발명의 측면에 따르면, 패턴닝 된 식각 정지 막(70)이 워드 라인들(16, 18, 20, 22) 상부로 높이 위치하며, 따라서 워드 라인들(18, 20)로부터 형성된 트랜지스터 게이트들 상부로 높이 위치한다. 식각 정지 막(70)은 워드 라인 스택들(16, 18, 20, 22)의 전기적 절연 캡들(28)에 물리적으로 접촉하는 것으로 도시되며, 나아가 측벽 스페이서들(300)과 접촉하는 것으로 도시된다.

다음으로, 도 8-10을 참조하면, 전기적 절연 물질(72)이 패터닝 된 식각 정지 막(70)의 상부에 형성되며 마찬가지로 비트 라인 콘택트 위치들(49, 61) 상부에 형성된다. 물질(72)이 평탄화된 상부 표면을 가지는 것으로 도시된다.

절연 물질(72)은 단일한 균질 조성물로 이루어지거나 포함하거나 복수의 막들로 구성될 수 있다. 절연 물질(72)은, 어떤 면에서는, 절연 질량 체라 할 수 있다. 물질(72)은 식각 정지 막(70)에 대하여 선택적으로 식각될 수 있는 물질이다. 특히, 식각 정지 막(70) 및 막(72)은 제 1 전기적 절연 물질 및 제 2 전기적 절연 물질로 각각 칭할 수 있다.

절연 물질(72)이 적합한 전기적 절연 조성물이나 조성물들의 조합으로 구성될 수 있다. 특히, 절연 물질(72)은 저 유전율을 가진 유전 물질(low-k dielectric material) 및 도핑된 실리콘 다이옥사이드 중 하나 이상의 물질을 포함하거나 구성될 수 있다. 저 유전율 물질은 실리콘 다이옥사이드의 유전율보다 작은 유전율을 가진 물질들이다. 절연 물질(72)은 어떤 면으로는 식각 정지 막(70)으로 사용되는 실리콘 옥사이드보다 더 많이 도핑된 실리콘 옥사이드 일 수 있다. 예를 들어, 도핑된 실리콘 옥사이들은 BPSG, PSG 및 불소화 글래스(fluorinated glass)이다.

다음으로, 도 11-13과 특히, 도 12, 13을 참조하면, 트랜치들(76, 78, 80, 82)이 절연 물질(72)를 통해 형성된다. 트랜치들은 절연 물질(72)을 관통하여 확장한다. 따라서, 트랜치들은 식각 정지 막(70)의 상부 표면으로 확장하고 또한, 패터닝된 식각 정지 막(70)을 통해 노출되는 비트 라인 콘택트 위치들(49, 91)로 확장한다. 개구부들은, 도시된 바와 같이, 위치들(49, 61)의 도전 표면을 노출하도록 확장할 수 있다. 선택적으로, 개구부들이 후속 고정에서 제거될 수 있는 절연 물질 박막(예, 위치들(49, 61)의 도전 물로 도핑된 실리콘 상부에 형성된 가공되지 않은 옥사이드 막)으로 확장할 수 있다.

트랜치들의 위치는 패터닝된 포토레지스트 마스크(도시되지 않음)를 사용하는 적합한 노광 공정 및 물질(72)의 식각 공정에 의해 정의될 수 있다. 포토레지스트 마스크는 트랜치가 형성된 후에 제거될 수 있다. 일반적으로, 막(72)은 약 100나노미터에서 약 500나노미터의 두께를 가지며, 트랜치 형성을 위해 적합한 식각 공정이 선택되어 트랜치를 "V" 자 모양으로 형성한다. 따라서, 트랜치들의 바닥이 그 상부보다 좁게 형성된다. 트랜치들의 측벽의 기울기는 예를 들면 수직 라인(도시되지 않음)에 대하여 약 플러스 85도이거나 마이너스 2도이다. 도시된 "V"자 모양의 트랜치들은, 이하에 기술되는 바와 같이 추가 공정에서, 트랜치들의 상부에 형성되는 물질들이 트랜치의 바닥에 형성되는 물질들보다 더 넓은 측면 주변부를 가지도록 한다.

도 11에는 트랜치(80)만이 도시되며, 기본적으로, 도 11의 구조물의 상부 표면이 트랜치(80)의 바닥 면에 대응한다. 트랜치(80)의 측벽에 대응하는 절연 물질(72)이 절단면 뒤에 그리고 트랜치(80)에 대응하는 개구부의 뒤에 도시될 수도 있다. 도면을 간단히 하기 위해, 트랜치(80)의 절연 물질(72)은 도 11에 도시되지 않는다.

도 11은 식각 정지 막(70) 상의 트랜치 스탑들, 절연 캡들(28) 및 측벽들(30)의 물질들(이러한 물질은 일반적으로 실리콘 나이트라이드임) 상의 스탑들 및 축(48)의 도전 상부 표면(49) 상의 스탑들을 형성하는 데 이용되는 식각을 나타낸다. 도전 물질(48), 절연 물질(28, 30) 및 절연 물질(70)에 대해 절연 물질(72)을 선택적으로 식각하기에 적합한 식각 공정을 선택할 수 있다. 특히, 절연 물질(72)은 도핑된 옥사이드로 구성될 수 있으며, 막(70)은 도핑되지 않은 옥사이드(또는 물질(72)의 옥사이드보다 덜 도핑된 옥사이드)로 구성될 수 있고, 상부 표면(49)은 금속이나 도핑된 반도체 물질로 구성되거나 이를 포함할 수 있다.

특히, 막(70, 도 5-7를 참조하여 설명)에 개구부들을 패터닝 하는 동안 및/또는 막(72)을 통해 트랜치들을 패터닝하는 동안에, 적합한 지역 배선들이 워드라인들(16, 18, 20, 22) 중 하나 이상의 워드 라인으로 형성될 수 있다.

트랜치들의 형성 후에 남은 절연 물질(72)은 최상부 표면(90)과 트랜치 내부로 확장하는 기울어진 측면 표면들(92)을 가진다.

물질(72)에 트랜치들을 형성한 후에, 노출된 표면을 세정하기 위한 세정 공정에 구조물(10)이 노출된다. 이러한 세정 공정은 노출된 표면 상부에 도전 물질을 형성하는 점착 공정(adhesion)을 위해 노출 표면들을 대비시키기 위한 것이다.

도 14, 15, 16을 참조하면, 전기적 도전 물질의 스택(100)이 트랜치들(76, 78, 80, 82, 84) 내부 및 절연 물질(72)의 상부 표면들(90) 위에 형성된다. 스택(100)은 점착성 조성물 및 벌크 조성물 각각이나 모두는 복합 막으로 구성되거나 단일(균질) 막으로 구성될 수 있다. 특히, 점착성 조성물은 티타늄 나이트라이드 및/또는 텅스텐 나이트라이드로 구성된 막 상부의 티타늄 원소로 구성된 막으로 이루어질 수 있으며, 벌크 물질(104)은 텅스텐 원소로 이루어지거나 구성될 수 있다. 따라서, 스택(100)은 3중 막 스택일 수 있으며, 막들 중 하나는 텅스텐 나이트라이드이거나 티타늄 나이트라이드이고, 다음 막은 티타늄이며, 상부 막은 텅스텐이다. 다른 측면에서, 점착물은 TaN으로 이루질 수 있으며, 벌크 조성물은 구리로 구성될 수 있다. TaN 및 Cu에 사용되는 적정 온도는 부분(10)을 포함하는 웨이퍼에 연결되는 다른 장치들(도시되지 않음)에 의해 공급될 수 있다. 추가로 또는 선택적으로, 스택(100)은 원소 Ta를 포함할 수 있다.

스택(100)의 조성물(102, 104)들에 대해 설명한 물질들에 추가로 도는 대안으로 다른 도전 물질들이 이용될 수 있다. 나아가, 벌크 물질(104)이 트랜치들(76, 78, 80, 82, 84) 내부의 표면들에 부착되는 경우에, 점착성 조성물(102)이 제거될 수 있다. 도전 물질들(102, 104)이 화학적 기상 증착, 물리적 기상 증착 및/또는 전기 도금 등을 포함하는 방법에 의해 형성된다. 특히, 점착성 물질(102)이 트랜치들(76, 78, 80, 82, 84)를 부분적으로 채우는 것으로 간주한다. 이러한 경우에, 벌크 물질(104)이 부분적으로 채워진 트랜치들 내에 형성되어 트랜치들을 완전히 채우는 것으로 간주한다.

도전 물질들(102, 104)이 식각 정지 막(70)에 의해 저장 노드 콘택트 축들(46, 50, 62)로부터 전기적으로 차단되며, 패터닝된 식각 저지 막(70)을 통해 확장하는 개구부를 거쳐 비트 라인 콘택트 축들(48, 60)에 전기적으로 연결한다. 본 발명의 도시된 측면에 따르면, 도전 스택(100)이 비트 라인 콘택트 축들의 상부 표면들과 물리적으로 접촉한다. 따라서, 도전 스택(100)이 비트 라인 축들의 상부 표면들에 의해 정의된 비트 라인 콘택트 위치들에 물리적으로 접촉하는 것으로 간주 된다.

도 14에 도시된 도전 물질(102)은 축(48) 상부에서보다 식각 저지 막(70)의 상부에서 더 두껍다. 이는 도면이 단면도이기 때문이며 물질(102)의 두께가 변한 것이 아니다. 이는 도 15 및 16의 단면도들을 비교하면 이해될 수 있다. 도 15의 단면도는 도 15를 관통하여 자른 도 14의 표시 부분이 물질(102)을 수직으로 자른 단면을 나타내며, 도 16의 단면도는 도 16를 관통하여 자른 도 14의 표시 부분이 물질(102)을 비스듬히 자른 단면을 나타낸다.

도 17-19를 참조하면, 스택의 상부 표면이 평탄화되어 스택(100)을 절연 물질(72)의 최상부 표면(90)으로부터 제거한다. 이는 스택(100)의 평탄화된 상부 표면(106)을 형성하고, 또한, 개구부들(76, 78, 80, 82) 내의 도전 물질로부터 각각 전기적으로 절연된 복수의 도전 라인들(116, 118, 120, 122, 124)을 형성한다. 스택(100) 상부 표면의 평탄화가 화학적 기계적 연마 등의 방법에 의해 수행될 수 있다. 도시된 평탄화에 의해 스택(100)의 상부 표면(106)이 형성된다. 여기서, 상부 표면(106)은 절연 물질(72)의 초기 상부 표면(90)과 거의 동일한 레벨에 존재한다. 그러나, 평탄화 공정이 물질(72)의 일부를 제거하고, 따라서 상부 표면(106) 및 물질(702)의 새로운 상부 표면(90)이 높이 면에서 물질(72, 평탄화 전에 존재)의 상부 표면 아래에 존재할 수 있다.

도전 라인들이 절연 물질(72)에 의해 서로 이격된다는 점에서, 도전 라인들(116, 118, 120, 122, 124)은 이격된 도전라인이라고 볼 수 있다.

다음으로, 도 20-22를 참조하면, 도전 라인들의 높이(116, 118, 120, 122, 124)가 감소한다. 예를 들면 건식 식각에 의해 이러한 높이의 감소가 이루어질 수 있다. 도시된 바에 의하면, 트랜치들(76, 78, 80, 82, 84) 깊이의 약 절반을 채우는 높이로, 도전 라인들이 감소한다. 도전 라인들의 높이 감소는 트랜치들 내의 도전 물질들의 양의 감소로 볼 수 있으므로, 트랜치들은 도전 물질들로 완전히 채워지지 않는다. 도전 라인들의 높이 감소는 도전 라인들 상부에 제 2 트랜치들의 형성으로 간주할 수 있다. 이러한 제 2 트랜치들은 내부 도전 라인들의 높이 감소에 의해 오픈된 트랜치들(78, 80, 82, 84)의 일부에 대응한다. 다르게 설명하면, 트랜치들(78, 80, 82, 84)은 제 1 트랜치들이 되고, 도 20-22의 공정 단계에서 도전 물질로 부분적으로 채워져 제 1 트랜치들 내 도전 물질 상부에 개구부가 남는다. 제 1 트랜치들 내 도전 물질 상부에 남은 이러한 개구부들이 제 2 트랜치들이다. 제 2 트랜치들은 도전 물질 상부로 확장하며 제 1 트랜치들 내부에 완전히 포함된다.

도전 라인들(116, 118, 120, 122, 124)은 바닥 표면들(130)과 상부 표면들(132)을 가지며, 상부 및 바닥 표면들 사이에서 확장하는 높이(136)를 가진다. 높이(136)는 도전 라인(122)에 대해서만 도시되며, 도 22에만 나타낸다. 높이가 도전 라인들을 따라 변하는데 이는 도전 라인들이 식각 정지 막(70)의 상부에서보다 비트 라인 콘택트 위치들(가령 도 23에 도시된 위치들) 상부에서 더 두껍기 때문이다. 그러나 작은 높이 변화는 다음에 영향을 미치지 않는다.

도전 라인들은 서로 마주보는 위치의 기울어진 측면들(138, 140)을 가진다. 이에 더하여, 도전 라인들은 측면들(138, 140) 사이에 확장된, 가장 넓은 지점에서의 측면 폭(142)을 가진다. 도시된 적용 예에서, 가장 넓은 지점은 도전 라인들의 최상부 표면에 대응한다. 측면 폭(142)은 도전 라인(142)에 대하여만 도시되며, 도 22에만 나타낸다. 측면 폭은 도전 라인들을 따라 변경될 수 있으며, 이는 도전 라인들이 식각 정지 막(70)의 상부에서보다 비트 라인 콘택트 위치들(가령 도 23에 도시된 위치들) 상부에서 더 두껍기 때문이다. 그러나 작은 높이 변화는 다음에 영향을 미치지 않는다.

도 23을 참조하면, 구조물(10)을 포함하는 웨이퍼 일부의 상부 표면이 개략적으로 도시된다. 레이아웃이 직선의 패턴을 포함하는 것으로 나타내었으나, 에를 들면 6F ² 셀 배열을 위한 위빙 패턴(weaving pattern) 다른 패턴들이 사용될 수 있다. 도 23의 웨이퍼 부분은 메모리 어레이 영역(예, DRAM 어레이 영역)(150) 및 메모리 영역(150) 주변의 영역(150)을 포함하는 것으로 도시된다. 메모리 어레이 영역(150) 및 주변 여역(152) 사이의 경계를 구별하도록 점선(151)이 사용된다. 라인들(154, 156, 158, 160, 162)이 메모리 어레이 영역(15)과 주변 영역(152)을 가로지른다. 상술한 라인들(116, 118, 120, 122, 124)과 유사하게, 라인들(154, 156, 158, 160, 162)이 도전 라인들과 대응하며, 도 1-22을 참조하여 설명한 방법에 따라 형성된다. 라인들(154, 156, 158, 160, 162)은 최종적으로 비트 라인 배선들이 된다.

본 발명의 일 측면에 있어서, 비트 라인 배선들이 메모리 어레이 영역(150)에서 보다 주변 영역(152)에서 더 두꺼울 수 있다. 도 17-19의 두꺼운 라인들이 메모리 어레이 영역(150)과 주변 영역(152)을 가로질러 동일하게 두께로 형성된다. 이후에, 주변 영역(152)을 가로지르는 라인들이 마스크로 보호되어, 도 20-22에 도시된 라인 두께를 가늘게 하는 공정이 메모리 어레이 영역(150)을 가로지르는 다인들 일부에 대해서만 수행된다. 메모리 어레이 영역(150)을 가로지르는 라인들을 가늘게 만드는 동안 주변 영역(152)을 가로지르는 라인들(154, 156, 158, 160, 162)을 보호하여 결과적으로, 메모리 어레이 영역(150) 비해, 주변 영역(152)에서 라인들이 증가한 두께를 가지도록 한다. 이는 라인들이 낮은 표면 저항을 가지도록 하며, 라인들에 대한 지역 배선을 바람직하게 형성할 수 있다.

다음으로, 도 24-26을 참조하면, 등방성 식각이 도전 라인들(116, 118, 120, 122, 124) 위에 위치한 트랜치들의 상부를 넓히는데 이용될 수 있다. 일반적으로 트랜치들의 측면마다 약 10나노미터를 제거하기에 충분한 조건하에서 식각이 수행된다. 본 발명의 다양한 측면들에 따라 식각 방법이 선택될 수 있다.

도 24-26의 식각에 의해 트랜치들(76, 78, 80, 82, 84)의 상부를 넓혀진다. 따라서, 식각에 의해, 라인들 최상부의 측면 폭(142, 도 22 및 26)보다 넓은 측면 폭에 이르기까지 도전 라인들(116, 118, 120, 122, 124) 상부 개구부들의 폭이 확장된다.

다음으로, 도 27-29를 참조하면, 전기적 절연 물질(150)이 라인들(116, 118, 120, 122, 124) 상부의 넓어진 개구부들 내에 형성된다. 다르게 설명하면, 트랜치들의 하부에 남아있는 도전 물질들(104, 102) 위의 트랜치들(76, 78, 80, 82, 84)의 확장부 내에 절연 물질(150)이 형성된다. 절연 물질(150)이 절연 물질(72)의 상부 표면(90)과 동일한 공간에 걸치는 평탄화된 상부 표면(151)을 포함한다. 이는, 예를 들면, 트랜치들(76, 78, 80, 82, 84)을 충분한 절연 물질(150)로 완전히 채워 물질(72)의 상부 표면들(90) 위로 확장시키고, 이어서 물질(150)을 평탄화하여 도시된 바와 같은 평탄화되 상부 표면(151)을 형성함으로써 이루어질 수 있다. 적합한 평탄화 방법 예를 들면 화학적 기계적 연마 방법이다.

물질(150)의 평탄화 전에 상부 표면(90)의 높이에서 물질(72)의 상부 표면들(90)과 동일한 공간에 걸치는 평탄화된 상부 표면을 가지는 것으로 물질(150)이 도시되었으나, 물질(150)의 평탄화에 의해 물질(72)의 일부가 제거될 수 있다. 따라서, 도 27-29의 공정 단계에서 물질(72)의 상부 표면(90)은 이전 공전 단계들에서보다 그 위치가 낮아질 수 있다. 또한, 물질(150)이 평탄화되는 것으로 도시되었으나, 본 발명은 식각되기 보다는 물질(150)이 단지 에치 백(etch back) 되는 경우도 포함한다.

절연 물질(150)이 적합한 모든 전기적 절연 물질로 구성될 수 있으나, 절연 물질(70, 72)이 그에 대해 선택적으로 식각되는 물질인 것이 바람직하다. 특히, 물질(70)은 도핑되지 않은 실리콘 다이옥사이드로 구성되며, 물질(72)는 도핑된 실리콘 다이옥사이드로, 그리고 물질(150)은 실리콘 나이트라이드로 구성된다.

물질(150)이 일련의 이격된 전기적 절연 라인들(156, 158, 160, 162, 164)을 형성할 수 있다. 전기적 절연 라인들은 각각 높이 면에서 도전 라인들(116, 118, 120, 122, 124)의 상부에 각각 위치하며, 도전 라인들에 일대일 대응한다. 전기적 절연 라인들(156, 158, 160, 162, 164)은 상부 표면들(151), 바닥 표면들(153) 및 바닥 표면들로부터 상부 표면들로 확장하는 측벽 표면들(155, 157)을 포함한다. 전 기적 절연 라인들(156, 158, 160, 162, 164)은 도전 라인들(116, 118, 120, 122, 124)의 상부에 전기적 절연 캡을 형성하며, 따라서 전기적 도전 라인들은 본 발명의 일 측면에 따른 전기적 도전 캡들이라 할 수 있다.

절연 라인들(156, 158, 160, 162, 164)은 바닥 및 측벽 표면들 사이의 높이(170)를 가진다. 높이(170)가 도 27에 라인(158)에 대해 도시된다. 절연 라인들(156, 158, 160, 162, 164)은 마주보는 측벽 표면들(155, 157) 사이에 확장된 최대 측면 폭(172)을 가진다. 폭(172)은 도 27에 라인(162)에 대해 도시된다. 절연 라인들(150)의 측벽들이 수직인 경우에, 측면 폭이 라인들의 높이를 따라 일정하다. 또한, 라인들이 기울어진 측벽들(도시되지 않음)을 가지는 경우에, 라인들의 최상부 표면에서 최대 측면 폭이 형성된다.

본 발명의 다양한 측면들에 있어서, 서로 구별하기 위해 절연 물질들(70, 72, 150)을 각각 제 1, 제 2 및 제 3 절연 물질들이라 한다. 다른 측면에 있어서, 절연 물질들(70, 150)을 각각 제 1 및 제 2 절연 물질들이라 한다. 또 다른 측면에 있어서는, 절연 물질들(72, 150)을 각각 제 1 및 제 2 절연 물질들이라 한다.

전기적 절연 라인들(156, 158, 160, 162, 164)의 측면 폭들(172)이 도전 라인들(116, 118, 120, 122, 124)의 측면 폭(142, 도 26)보다 넓다. 이는, 도 30-32에 도시된 저장 노드 콘택트 축들(42, 62, 50)이 자기 정렬되어 식각되도록 한다. 구체적으로, 라인들(156, 158, 160, 162, 164)을 식각 마스크로 이용하여, 물질들(72, 70)이 식각된다. 개구부들이 도 32에 참조부호(170)로 표기되며, 저장 노드 콘택트 축들(50, 62)의 상부 표면들(51, 63)로 확장한다. 보호 마스크(도시되지 않 음)가 비트 라인 콘택트 축들(48, 60)을 포함하는 영역 상부에 제공되어 식각 시 이러한 영역을 보호한다. 따라서, 개구부들이 비트 라인 콘택트 축들 사이에서 확장되지 않는다. 이어서, 보호 물질이 제거된다.

개구부들(170)을 형성하는 것은, 캡들(156, 158, 160, 162, 164)을 아래에 놓인 라인들(116, 118, 120, 122, 124)을 가리고 보호하기 위한 오버행으로 사용하는, 자기 정렬된 콘택트 식각으로 생각할 수 있다. 개구부들(170)이 개략적으로 도시되며, 도 30-32의 다른 구조들에 대한 개구부들의 관련 부분이 도시된 바와 다를 수 있다. 예를 들어, 도전 물질들이 개구부(170)에 이하에 기술되는 공정에서 형성되며, 개구부(170)의 폭이 도 30-32에 도시된 것에 비례하여 더 넓을 수 있다. 이는 다양한 물질들을 형성하는 데 충분한 여유를 갖도록 한다.

개구부들이 형성됨에 따라, 스페이서들(180)이 개구부들(170) 가까이에 있는 물질(72)로부터 형성된다. 스페이서들(180)은 라인들(116, 118, 120, 122, 124)의 측벽들을 보호하며, 라인들 및 개구부들(170) 내에 후속 형성되는 도전 물질들을 전기적으로 절연한다. 스페이서들(180)은 라인들(116, 118, 120, 122, 124)의 측면 에지들을 따라 위치하는 측벽 스페이서들이라 할 수 있다. 상술한 바와 같이, 물질(72)은 도핑된 실리콘 옥사이드를 포함하거나 이로 구성될 수 있다. 따라서, 스페이서들(180)이 도핑된 실리콘 옥사이드로 구성되거나 이를 포함할 수 있다. 어떤 경우에는, 스페이서들(180)이 낮은 유전율을 가진 유전 물질로 구성되거나 이를 포함할 수 있다.

도 33-38을 참조하면, 커패시터 구조들(200, 202, 204, 206, 208, 도 38)이 축들(50, 62)과 전기적으로 접촉하게 형성된다. 바람직하게는, 커패시터들은 개구부들(170) 내에 위치한 컨테이너 커패시터이며, 따라서, 모두 개구부들(170)로 확장하는 저장 노드, 유전 물질, 커패시터 플레이트를 가진다. 개략적으로 도시된 바와 같이, 개구부들(170)의 비례적인 크기가 개구부들 내에 형성된 컨테이너 커패시터들을 도시하기에 너무 작다. 따라서, 도시된 커패시터들은 개구부들(170)을 통해 축들로 확장하는 줄기를 포함하는 저장 노드들에 대한 바람직한 실시예는 아니다.도시된 커패시터들을 형성하는 구체적인 방법론이 도 33-35에서 시작되며, 도전 물질(190)이 개구부들(170) 내에 형성되고, 전기적으로 절연된 저장 노드들로 패터닝된다. 패터닝된 물질(190)이 물질(150)의 상부 표면 위로 돌출되는 것으로 도시된다. 그러나, 본 발명은 물질(190)이 물질(150)의 상부 표면과 동일한 공간에 걸쳐지도록 평탄화된 최상부 표면을 가질 수도 있다. 도전 물질(190)이 균질한 조성물로 구성되거나, 둘 이상의 서로 다른 막들로 구성될 수 있다. 특히, 물질(190)은 금속, 금속 혼합물, 그리고 도전 물로 도핑된 실리콘 중 하나 이상의 물질로 이루어질 수 있다. 커패시터 저장 노드들이 외부의 노출된 표면들(191)을 가지며, 특히, 이러한 표면들은 반구형 그레인 폴리 실리콘으로 구성될 수 있다.

도시된 본 발명은 축들(50, 62)에 연결된 저장 노드 전극들을 가지는 커패시터들을 형성하는 많은 방법 중 하나이다. 예를 들어, 도전 물질(190)이 개구부들(170)을 완전히 채우는 것으로 도시되며 절연 물질(150) 상부의 저장 노드 축들(190)을 형성하는 데 이용되나, 본 발명은 컨테이너 형태의 커패시터들이 개구부들(170) 내에 형성되는 다른 구현 예(도시되지 않음)들을 포함할 수 있다. 이러한 다른 구현 예에서, 도전 물질(190)이 개구부들(170)을 부분적으로만 채우며, 개구부들 내에 컨테이너 모양으로 형성된다. 이 경우에, 개구부들이 후속 공정에서 절연 물질 및 제 2 도전 물질로 채워져 개구부들(170) 내에 컨테이너 커패시터 구조물들이 형성된다.

저장 노드들의 도전 물질(190)이 축들(50, 62)의 상부 표면들(51, 63)에서 저장 노드 콘택트 위치들과 물리적으로 접촉하는 것으로 도시된다.

다음으로, 도 36-38을 참조하면, 유전 물질(194) 및 제 2 도전 물질(196)이 저장 노드 물질(190) 상부에 제공되어 복수의 커패시터 구조물들(200, 202, 204, 206, 208)을 형성한다. DRAM 셀들의 어레이가 커패시터와 하부에 놓인 트랜지스터 구조물들로 형성된다. 라인들(116, 118, 120, 122, 124)이 DRAM 어레이에 대한 비트 라인 배선들을 형성한다.

상술한 방법이 적합한 비율의 집적(예, 4F ² DRAM 셀들, 6F ² DRAM 셀들, 8F ² DRAM 셀들 등)을 위한 다마신 비트 라인 제조 방법으로 이용될 수 있다. 본 발명은 다음과 같은 점에서 종래 기술을 개선한다. 즉, 공정 온도를 낮추고 구조 크기의 감소를 줄여, 종래의 BPSG 및 고온 글래스 절차를 사용하는 갭 필링 공정을 개선한다. 또한, 본 발명은 미래의 집적 설계를 위해 소형화 및 비용 감소를 하도록 할 수 있다. 어떤 경우에, 본 발명의 방법론은 낮은 비트 라인 커패시턴스가 적합하거나 이을 요구하는 메모리 어레이 응용물들에 사용될 수 있으며, 특히, 금속 시각이 불가능한 서브-70나노미터 라인 폭 응용물들에 사용될 수 있다. 본 발명의 일부 실 시예들은 플래시 메모리 응용물, 상변화 메모리 응용물 그리고 저항 변화 메모리 응용물이다. 상술한 본 발명의 구체적인 측면들에서 기술한 DRAM 응용물은 커패시터들을 메모리 저장 구조물로 이용할 수 있다. 그러나, 당업자에 의해 커패시터들이 DARM 응용물들에 대해 선택적인 메모리 응용물들 내의 다른 메모리 저장 구조물로 변경할 수 있다.

도 39는 본 발명의 예시로서 컴퓨터 시스템을 도시하나, 컴퓨터 시스템이 이에 제한되는 것은 아니다. 컴퓨터 시스템(400)은 모니터(401)나 다른 통신 출력 장치, 키보드(402)나 다른 통신 입력 장치, 그리고 마더보드 (404)를 포함한다. 마더보드(404)는 마이크로프로세서(406)이나 다른 데이터 처리 유닛, 그리고 하나 이상의 메모리 장치(408)를 가진다. 메모리 장치(408)는 메모리 셀들의 어레이를 포함하며, 이러한 어레이는 어레이 내의 개개의 메모리 셀들에 접속하기 위한 어드레싱 회로에 연결된다. 나아가, 메모리 셀 어레이는 메모리 셀들로부터의 데이터를 독출하기 위한 독출 회로에 연결될 수 있다. 어드레싱 및 독출 회로는 메모리 장치(408)와 프로세서(406) 사이의 정보 송신을 위해 사용될 수 있다. 이러한 회로들은 도 40의 마더보드(404)에 대한 블럭도에 도시된다. 이러한 블럭도에서, 어드레싱 회로는 도면부호 410으로 표시되고 독출 회로는 도면부호 412로 표시된다. 프로세서(406)를 포함하는 컴퓨터 시스템(400)의 다양한 컴포넌트들은 상술한 메모리 구조물들을 하나 이상 포함할 수 있다.

프로세서 장치(406)는 프로세서 모듈에 대응하며, 모듈이 사용하는 관련된 메모리는 본 발명의 내용을 포함한다.

메모리 장치(408)는 메모리 모듈에 대응할 수 있다. 예를 들어, 싱글 인-라인 메모리 모듈들(SIMMs) 및 듀얼 인-라인 모듈들(DIMMs)은 본 발명의 내용을 이용하는 구현예에 사용될 수 있다. 메모리 장치는 장치 메모리 셀들로부터 독출하거나 메모리 셀들에 기입하는 서로 다른 방법들을 제공하는 다양한 설계들에 결합될 수 있다. 이러한 방법 중 하나가 페이지 모드 동작이다. DRAM에서의 페이지 모드 동작들은 메모리 셀 어레이들의 행에 접속하고 어레이의 서로 다른 열들에 랜덤 하게 접속하는 방법에 의해 정의된다. 열(column)이 접속되는 동안에, 행 및 열의 교차 지점에 저장된 데이터가 독출 및 출력된다.

대안으로, 확장 데이터 출력(EDO:extended data output) 메모리가 있다. EDO 메모리는 지정된 열이 닫힌 이후에, 메모리 어레이에 저장된 데이터가 출력되도록 한다. 이러한 메모리는 메모리 출력 데이터의 메모리 버스 상에 유효 시간을 감소시키지 않고 더 짧게 접속 신호를 발생하도록 하여 일정부분 통신 속도를 개선할 수 있다. 다른 형태의 장치들로는 SRAM 및 플래시 메모리와 같은 장치들 이외에도, SDRAM, DDR SDRAM, SLDRAM, VRAM 및 Direct RDRAM 이 있다.

메모리 장치(408)는 본 발명의 하나 이상의 측면들에 따라 형성된 메모리를 포함한다.

도 41은 본 발명의 일 실시예에 따라 전자 시스템(700)의 다양한 구현 예들의 하이 레벨 구성을 개략적으로 나타내는 블럭도이다. 시스템(700)은 예를 들면, 컴퓨터 시스템, 프로세스 제어 시스템 또는 프로세서 및 관련 메모리를 제어하는 다른 종류의 시스템에 대응한다. 전자 시스템(700)은 프로세서나 산술/논리 유 닛(ALL, 702), 제어 유닛(704), 메모리 장치 유닛(706) 그리고 입/출력(I/O) 장치 (708)을 포함하는 기능적 구성요소들을 가진다. 일반적으로 전자 시스템(700)은, 프로세서(702)에 의해, 그리고 프로세서(702), 메모리 장치 유닛(706) 및 I/O 장치들(708) 사이의 상호작용들에 의해 데이터에 수행되도록 하는 동작을 지정하는, 가공되지 않은 한 세트의 명령들을 가진다. 명령들이 메모리 장치(706)로부터 패치되고 수행되도록 하는 한 세트의 동작들을 통해 지속적으로 순환함으로써, 제어 유닛(704)이 프로세서(702), 메모리 장치 유닛(706) 및 I/O 장치들(708)의 모든 동작들을 조절한다. 다양한 구현 예에서, 메모리 장치(706)는 RAM 장치들과, ROM 장치들 및 플로피 디스크 드라이브나 CD-ROM 드라이브와 같은 주변 회로들을 포함한다. 본 발명의 다양한 측면에 따라 메모리 구성물들에 포함되도록 도시된 전기 컴포넌트들을 제조하는 것은 본 발명이 속하는 분야의 당업자에게 자명하다.

도 42는 본 발명의 일 실시예에 따라 전자 시스템(800)의 다양한 구현예들의 하이 레벨 구성을 개략적으로 나타내는 블럭도이다. 시스템(800)은 메모리 셀들(804)의 어레이와, 어드레스 디코더(806)와, 행 접속 회로(808), 열 접속 회로(810), 제어 동작을 위한 독출/기입 제어 회로(812), 그리고 입출력 회로(814)를 가지는 메모리 장치(802)를 포함한다. 메모리 장치(802)는 전력 회로(816)와, 메모리 셀이 낮은 문턱 전압의 도전 상태에 있는지 아니면 높은 문턱 전압의 비 도전 상태에 있는지 여부를 결정하는 전류 센서들과 같은 센서들(820)을 더 포함한다. 도시된 전력 회로(816)는 전력 공급 회로(880)와, 기준 전압을 제공하는 회로(882)와, 양의 전압을 제 1 워드 라인에 공급하는 회로(884)와, 양의 전압을 제 2 워드 라인에 공급하는 회로(886) 및 양의 전압을 비트라인에 공급하는 회로(888)를 포함한다. 시스템(800)은 또한 프로세서(822)나 메모리 접속을 위한 메모리 제어부를 포함한다.

메모리 장치(802)는 프로세서(822)로부터 와이어나 금속 라인들을 통해 제어 신호들(824)을 입력받는다. 메모리 장치(802)는 입출력 라인들을 통해 액세스 되는 저장 데이터를 사용한다. 추가 회로 및 제어 신호들이 제공될 수 있으며, 메모리 장치(802)가 본 발명의 내용에 초점을 맞추도록 간략하게 표현될 수 있음은 당업자에게 자명하다. 프로세서(822)나 메모리 장치(802)들 중 하나 이상의 장치는 명세서에서 상술한 형태의 메모리 구조물을 포함할 수 있다.

여기에 포함되는 다양한 시스템들은 본 발명의 회로 및 구조들에 대한 다양한 응용예를 제공하기 위한 것이며, 본 발명의 측면들에 따라 메모리 셀들을 이용하는 전자 시스템의 모든 구성요소 및 특징을 설명하기 위한 것은 아니다. 프로세서와 메모리 장치들 사의 통신 시간을 단축하기 위해, 다양한 전자 시스템들이 단일 패키지 프로세스 유닛이나 하나의 반도체 칩 내에 제조될 수 있음은 본 발명의 당업자에게 자명하다.

메모리 셀들의 응용물들은 메모리 모듈, 장치 드라이버들, 전력 모듈, 통신 모뎀, 프로세서 모듈 및 응용 특정 모듈에 사용되는 전자 시스템들을 포함할 수 있으며, 복합 막, 복합 모듈들을 포함할 수 있다. 이러한 회로들은 시계, 텔레비전, 휴대폰, 퍼스널 컴퓨터, 자동차, 산업용 제어 시스템, 항공기 등의 다양한 전자 시스템의 하부 구성요소가 될 수 있다.

다양의 구조물들 서로에 대한 위치를 기술하는 데 사용되는 상대적인 높이 관계 (예, 위로, 아래로 등)가 명세서에 포함된다. 이러한 용어들은 구성 요소들 사이의 상대적인 관계를 표현하는 데 사용되며, 참조 되는 외부 프레임에 대한 구성요소들의 관계를 지시하는 것은 아니다. 따라서 예를 들어, 여기에 포함된 다른 구조물에 대해 위로 돌출된 것으로 표현된 구조물이 사실은 구조물에 대해 참조 되는 외부 프레임의 관점에서는 아래로 확장되는 것으로 보일 수 있다.