【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理システムに関し、特に、システムバスのＩＯマッピング方法及び方式に関する。

【０００２】

【従来の技術】ＣＰＵ、メモリ、デバイス等がバスもしくはバスブリッジを介して相互接続される情報処理システムにおいて各デバイスにはシステムバス上のＩＯ（入出力）アドレスが割り当てられる。 そして、各デバイスが実際に使用するＩＯアドレス空間の割付けは、例えばシステム初期化時等に各デバイスのベースアドレスレジスタ（BaseAddressRegister）に値を設定することによって行われる。 なお、ベースアドレスレジスタには、例えばＰＣＩバス等では、デバイスが必要とするアドレス空間の情報として、必要とするアドレスブロックの個数、アドレスブロックのサイズ情報等が設定される。

【０００３】ところで、ＩＯアドレスの割付は、通常、
エイリアスにより、ＩＯマップが分断されるため、各アダプタまたはデバイスに割り当てられるＩＯアドレス空間の容量およびマッピング位置が制限されている。

【０００４】

【発明が解決しようとする課題】このように、従来の方式においては、ＩＯアドレス空間の容量の制限により、
他の規格のバスの回路の流用が困難であり、また大容量のＩＯアドレス空間を必要とするデバイスの接続が困難である、という問題点を有している。

【０００５】そして、ＩＯマップの割付けは、各アダプタまたはデバイスのベースアドレスレジスタを設定することにより実現され、エイリアスにより、ＩＯマップが分断される場合、デバイスにベースアドレスレジスタを複数個備えることが必要とされ、その結果、回路規模が増大する、という問題があった。

【０００６】また、従来の方式においては、エイリアスを避けてマッピングしているため、エイリアスの周辺が使用できず、結果的に、ＩＯ空間が無駄になっていた。

【０００７】したがって、本発明は、上記問題点に鑑みてなされたものであって、その目的は、ＩＯ空間を有効利用可能として容量の制限を無くし、大容量ＩＯ空間を必要とするデバイスの接続を可能とするとともに、回路規模の増大を抑止低減するシステムバスのＩＯマッピング方法及び方式を提供することにある。

【０００８】

【課題を解決するための手段】前記目的を達成するため、本発明は、システムバスに接続するデバイスのＩＯ
アドレス空間を割り当るＩＯマッピング方法において、
前記システムバス上のアドレスをデコードし、エイリアス空間を避けるようにしてデバイスのマッピングを行うようにしたものである。

【０００９】また、本発明においては、前記エイリアス間隔以上の容量を必要とするデバイスには、前記エイリアス空間の存在に関係無く所用容量のＩＯアドレス空間の割り付けを行う。

【００１０】

【発明の実施の形態】本発明の実施の形態について説明する。 情報処理装置のシステムバスのＩＯマップを示した図２を参照すると、Ａ、Ｂ、Ｃは、システムバスに接続されている各アダプタまたはデバイスのＩＯ空間であり、Ａ１、…、ＡｎはＩＯアドレス空間Ａのエイリアス空間である。 このエイリアスは一定間隔Ｆ毎に存在する。

【００１１】上記したように、ＩＯマップの割付けは、
各アダプタまたはデバイスのベースアドレスレジスタに値を設定することで行われる。

【００１２】従来の方法においては、例えばアダプタＢ
では、一つのベースアドレスに対し、最大でも、間隔Ｆ
の半分の容量のアドレス空間しか確保することができない。

【００１３】これに対して、本発明は、アダプタＣでは、アダプタ側で、エイリアス空間Ａ１、…、Ａｎを避けて使用する回路と、間隔Ｆ以上の容量を有するデバイスにはエイリアス空間に関係無く割り付けをプログラム制御で行うことにより、従来の方法における容量の制限を無くすようにしたものである

【００１４】本発明は、好ましい実施の形態において、
システムバス（１００）に接続するデバイスまたはアダプタのＩＯアドレス空間の割り当てを制御するための回路構成として、アダプタは、図１を参照すると、ＩＯアドレス空間を定める値が設定されるベースアドレスレジスタ（図１の１０５）と、ベースアドレスレジスタの値（１０７）とシステムバス（１００）上に送出されるアドレスとを比較し、両者が一致した場合にシステムバスに応答するとともに選択信号（１０８）をアクティブにする比較手段（１０６）と、システムバス（１００）上のアドレスと選択信号（１０６）とを入力とし、エイリアス空間を避けるようにしてデバイスのマッピングを行い、デバイス（１０２、１０３）に対してそれぞれ選択信号を生成するデコード手段（１０４）と、を備える。
ＣＰＵはデバイスの必要とするＩＯアドレス空間の容量に基づきベースアドレスレジスタに値を設定し、その際、前記エイリアス間隔以上の容量を必要とするデバイスには、前記エイリアス空間の存在に関係無く所用容量のＩＯアドレス空間の割り付けを行い、必要とする容量が前記エイリアス間隔よりも少ないデバイスには、所用容量のＩＯアドレス空間のそのまま割り付る。

【００１５】

【実施例】上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。

【００１６】図１は、本発明の一実施例の構成を示す図であり、システムバスに接続されるアダプタの構成を示す図である。 図１において、１００はシステムバス、１
０１はパッケージ、１０２、１０３はＩＯデバイス（Ｄ
Ｂ１、ＤＢ２）、１０４はデコーダ（ＤＥＣ）、１０５
はベースアドレスレジスタ（ＲＥＧ）、１０６はコンパレータ（ＣＯＭＰ）、１０７はベースアドレス（ＢＳ
Ａ）、１０８はパッケージ選択信号（ＳＥＬ）、１０
９、１１０はデバイス選択信号（ＣＳ１、ＣＳ２）である。

【００１７】デコーダ１０４とＩ／Ｏデバイス１０２、
１０３をそれぞれデバイス選択信号（ＣＳ１、ＣＳ２）
で接続し、デコーダ１０４とコンパレータ１０６、コンパレータ１０６とレジスタ１０５を、それぞれパッケージ選択信号１０８、ベースアドレス１０７で接続する。
デコーダ１０４、コンパレータ１０６、ベースアドレスレジスタ１０５はシステムバス１００に接続する。

【００１８】図２は、本発明の一実施例におけるＩＯマップの一例を示す図である。 図２を参照すると、Ａ、
Ｂ、Ｃは、システムバス１００に接続されている各アダプタまたはデバイスのＩＯ空間、Ａ１、…、ＡｎはそれぞれデバイスＡのエイリアス空間、ＤＢ１、ＤＢ２はアダプタＣ内のデバイスＤＢ１、ＤＢ２のＩＯ空間を示している。 エイリアス空間Ａ１、…、Ａｎは一定の間隔Ｆ
毎に存在する。

【００１９】また図２において、ＢＵＳ１、ＢＵＳ２はシステムバスを構成する二本のバスのＩＯアドレス空間である。

【００２０】図３は、本実施例の一実施例を説明するためのシステム構成を示す図である。 なお、図２は、図３
に示した構成のＩＯマップの一例を示す図である。

【００２１】図３を参照すると、システムバスは、バスブリッジ３０４で接続されたバス（ＢＵＳ１）３０２、
バス（ＢＵＳ２）３０３の二本のバスで構成されている。 プロセッサＣＰＵ３０１及びデバイスＢ３０５がバス１（ＢＵＳ１）３０２に、デバイスＡ３０６及びデバイス（アダプタ）Ｃ３０７がバス２（ＢＵＳ２）３０３
に接続されている。 図１に示したアダプタの構成は、図３のデバイスＣに適用される。

【００２２】図２を参照すると、バス２（ＢＵＳ２）に接続するデバイスＡ３０６は、従来方式との互換性を保つため、バス１（ＢＵＳ１）側の決められた空間Ａ１にマッピングされなければならない。 そこで、バスブリッジ３０４は、エイリアス空間を生成することにより、バス１（ＢＵＳ１）のＩＯアドレス空間における空間Ａ１
でデバイスＡをアクセス可能とする。

【００２３】ＣＰＵ３０１は、各アダプタまたはデバイスから、必要なＩＯアドレス空間の容量の情報を受け取り、必要なＩＯアドレス空間が、図２の間隔Ｆよりも小さければエイリアスに重ならないように、一方、間隔Ｆ
以上であればエイリアスに関係無くベースアドレスレジスタを値を設定する。

【００２４】ＣＰＵ３０１は、エイリアス空間Ａ１を介してデバイスＡをアクセスする。

【００２５】デバイスＣは、アダプタ内で、エイリアスを避けてＩＯマッピングしている。 このため、デバイスＣ内のエイリアスはアクセスされず、デバイスＡとＣが同時に動作することはない。 すなわち、図２に示す例では、デバイスＣのＩＯ空間Ｃ内にあるデバイスＡのエイリアスＡｎ等は、デバイスＣではアクセスされないため、デバイスＡｎにアクセスした場合にデバイスＣが動作することはない。

【００２６】図１及び図３を参照すると、ＣＰＵ３０１
は、デバイス又はアダプタのレジスタ（ＲＥＧ）１０５
の全てのビットに１を一旦書き込み、その後、このレジスタの内容を読み出して０のままであるビットの数により、必要とするＩＯアドレス空間の容量を判断する。 必要とする容量がＦ以上の場合、エイリアスに関係なく、
他のアダプタまたはデバイスと重ならない空間にマッピングされるよう、ベースアドレスレジスタ（ＲＥＧ）１
０５に値を設定する。

【００２７】パッケージ１０１は、ベースアドレスレジスタ（ＲＥＧ）１０５の設定値と、システムバス１００
上に送出されるアドレスとをコンパレータ１０６で比較し、両者が一致した場合に、システムバス１００に応答し、選択信号（ＳＥＬ）１０８をアクティブにする。

【００２８】デコーダ１０４は、バス１００のアドレスと、選択信号（ＳＥＬ）１０８をデコードして、デバイス（ＤＢ１）１０２のチップ選択信号ＣＳ１またはデバイス（ＤＢ２）１０３のチップ選択信号ＣＳ２をアクティブにする。 デコーダ１０４では、デバイス１０１、１
０２は、図２のＤＢ１、ＤＢ２に示すように、エイリアスＡｍ、Ａｎを避けてマッピングされている。 すなわち、例えば図２のエイリアス空間Ａｎへのアクセスに対しては、チップ選択信号ＣＳ１、ＣＳ２はアクティブとされない。

【００２９】次に本発明の他の実施例について説明する。 本発明の他の実施例として、図１に示した前記実施例に、デコーダ１０４、デバイス１０２、１０３（ＤＢ
１、ＤＢ２）に対するバスのアドレス変換を行う回路を追加する構成としてもよい。 これにより、デバイス１０
２、１０３（ＤＢ１、ＤＢ２）側からは、エイリアスによって分断されず、連続したＩＯ空間であるように見せることができる。 すなわち、パッケージ１０１内で、図２のＤＢ１、ＤＢ１とＤＢ２を連続したＩＯ空間とすることができる。

【００３０】

【発明の効果】以上説明したように、本発明によれば、
システムバスのＩＯアドレス空間においてエイリアスの周囲の空間を使用可能としたことにより、ＩＯアドレス空間を有効に活用できる、という効果を奏する。

【００３１】また、本発明によれば、エイリアス空間の存在による容量の制限を無くしたことにより、他の規格のバスのアダプタの回路の流用を可能とするとともに、
大容量の空間を必要とするデバイスの接続を可能とし、
さらにベースアドレスレジスタの削減により回路規模を削減することができができる、という効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例のアダプタの構成を示す図である。

【図２】本発明の一実施例におけるＩＯマップの一例を示す図である。

【図３】本発明の一実施例のシステム構成を示す図である。

【符号の説明】

１００ システムバス １０１ パッケージ １０２、１０３ デバイス（ＤＢ）１、２ １０４ デコーダ（ＤＥＣ） １０５ ベースアドレスレジスタ（ＲＥＧ） １０６ コンパレータ（ＣＯＭＰ） １０７ ベースアドレス（ＢＳＡ） １０８ 選択信号（ＳＥＬ） １０９、１１０ チップ選択信号１、２（ＣＳ１） ３０１ ＣＰＵ ３０２ バス１（ＢＵＳ１） ３０３ バス２（ＢＵＳ２） ３０４ バスブリッジ ３０５ デバイスＢ ３０６ デバイスＡ ３０７ デバイスＣ