【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はキャッシュメモリシステムに関し、特に主記憶装置とＣＰＵとの間に置かれるダイレクトマップ方式のキャッシュメモリシステムに関する。

【０００２】

【従来の技術】一般にキャッシュメモリシステムは、アソシアティビティのレベルが大きくなるとヒット率が上がるが回路量も増大する。 特に２ウェイセットアソシアティブ方式は、ダイレクトマップ方式に比べるとヒット・ミスヒットの判定後、２つのセットからそのうちの１
つを選択する必要があるので、キャッシュアクセスタイムが増加する。

【０００３】仮想記憶をもつ計算機で用いられるキャッシュメモリシステムには、仮想アドレス・キャッシュ方式と物理アドレス・キャッシュ方式とがある。

【０００４】仮想アドレス・キャッシュ方式はコンテキスト・スイッチ時にフラッシュする必要があるが、物理アドレス・キャッシュ方式はその必要がないため、大容量の場合、物理アドレス・キャッシュ方式が使われることが多い。

【０００５】物理アドレス・キャッシュ方式では、アドレス変換が終るまでヒット・ミスヒットの判定ができないため、メモリアクセスタイムにアドレス変換のディレイが加わってしまう。 しかしキャッシュメモリのタグとデータのルックアップをアドレス変換と並行して行えばアドレス変換のディレイはキャッシュメモリのルックアップ時間とオーバラップさせることができる。 この構成をとるとキャッシュメモリのサイズは、ページサイズとキャッシュメモリのアソシアティビティのレベルとの積に制限される。 例えばページサイズが４Ｋバイトであるとすると、グレイクトマップ方式では４Ｋバイト・２ウェイセットアソシアティブ方式では８Ｋバイト・４ウェイセットアソシアティブ方式では１６Ｋバイトである。
このため、ダイレクトマップ方式の方がルックアップ時間が短くても、ルックアップとアドレス変換とを同時にできないため全体のアクセス時間が大きくなってしまう。

【０００６】インデックスに仮想アドレスを使い、タグに物理アドレスを使った場合は、仮想インデックスのキャッシュでもコンテキスト・スイッチに伴うキャッシュ・フラッシュの必要はない。 しかし、１つの物理的な場所にあるデータが、２つ以上のキャッシュメモリ上の場所に同時に存在する、いわゆるエイリアス（Ａｌｉａ
ｓ）という問題が生じる。 この問題を避けるために、従来はアソシアティビティのレベルを大きくした物理アドレス・キャッシュ方式を用いるか、またはオペレーティング・システムで使用しているページを管理しておき、
エイリアスが生じる可能性があるときはソフトウェアでキャッシュメモリを操作してエイリアスを避けていた。

【０００７】

【発明が解決しようとする課題】上述した従来のキャッシュメモリシステムでは、エイリアスの管理をソフトウェアによって行っているので、ソフトウェアの負担が重くなる上動作速度が遅くなるという問題点があった。

【０００８】本発明の目的は、ソフトウェアの負担を軽減し動作速度を速くすることができるキャッシュメモリシステムを提供することにある。

【０００９】

【課題を解決するための手段】本発明のキャッシュメモリシステムは、それぞれ仮想アドレスの第１の部分により選択される複数の領域に所定のタグデータを記憶しておき前記第１の部分により選択された領域から記憶しているタグデータを読出す第１及び第２のタグメモリバンクと、これら第１及び第２のタグメモリバンクの各領域とそれぞれ対応しかつ前記仮想アドレスの第２の部分で選択される領域をもちこれら各領域に所定のデータを記憶しておき前記仮想アドレスの第２の部分により選択された領域から記憶しているデータを読出すデータメモリと、前記仮想アドレスの第３の部分と対応する物理アドレスと前記第１及び第２のタグメモリバンクから読出されたタグデータとをそれぞれ対応して比較する第１及び第２の比較器と、前記仮想アドレスの第２の部分の特定のビットに従って前記第１及び第２の比較器のうちの一方の出力を選択しキャッシュヒット信号として出力する第１の選択回路と、前記仮想アドレスの第２の部分の特定のビットに従って前記第１及び第２の比較器のうちの他方の出力を選択しエイリアス信号として出力する第２
の選択回路とを有している。

【００１０】

【実施例】次に本発明の実施例について図面を参照して説明する。

【００１１】図１は本発明の一実施例を示すブロック図である。

【００１２】この実施例は、それぞれ仮想アドレスＡＤ
の第１の部分のページ・オフセットＶＡＯＳ（Ａ１１〜
Ａ４）により選択される複数の領域に所定のタグデータを記憶しておきこのページ・オフセットＶＡＯＳ（Ａ１
１〜Ａ４）により選択された領域から記憶しているタグデータを読出す第１及び第２のタグメモリバンク２，３
と、これら第１及び第２のタグメモリバンク２，３の各領域とそれぞれ対応しかつ仮想アドレスＶＡの第２の部分（Ａ１２〜Ａ４）で選択される領域をもちこれら各領域に所定のデータを記憶しておき仮想アドレスＶＡの第２の部分（Ａ１２〜Ａ４）により選択された領域から記憶しているデータを読出すデータメモリ４と、仮想アドレスＶＡの第３の部分Ａ３１〜Ａ１２と対応する物理ページ番号ＲＡＰＮ（ＲＡ３１〜ＲＡ１２）と第１及び第２のタグメモリバンク２，３から読出されたタグデータとをそれぞれ対応して比較する第１及び第２の比較器５，６と、仮想アドレスＶＡの第２の部分の特定のビットＡ１２に従って第１及び第２の比較器５，６のうちの一方の出力を選択しキャッシュヒット信号ＣＨＴとして出力する第１の選択回路７と、同様に特定のビットＡ１
２に従って第１及び第２の比較器のうちの他方の出力を選択しエイリアス信号ＡＬとして出力する第２の選択回路８と、タグメモリブロック２，３の領域を選択するデコーダ１とを有する構成となっている。

【００１３】次にこの実施例の動作について説明する。

【００１４】（１）ページサイズが固定の場合 まず、ページサイズが４Ｋバイトに固定されており、キャッシュメモリのサイズが８Ｋバイトの場合の動作について説明する。

【００１５】３２ビットの仮想アドレスＶＡ（Ａ３１〜
Ａ０）は、仮想ページ番号ＶＡＰＮ（Ａ３１〜Ａ１２）
とページ・オフセットＶＡＯＳ（Ａ１１〜Ａ０）とからなり、仮想ページ番号ＶＡＰＮは物理ページ番号ＲＡＰ
Ｎ（ＲＡ３１〜ＲＡ１２）に変換されて入力される。 図２に仮想アドレスＶＡの構成を示す。 データメモリ４
は、データブロックサイズが１６バイト、エントリ数が「５１２」であり、インデックスのために９ビット必要である。 仮想アドレスＶＡ（Ａ３〜Ａ０）はデータブロック内のバイト位置を示す。 従ってアドレス変換と１次キャッシュのルック・アップを同時に行うためにページ・オフセットＶＡＯＳ（Ａ１１〜Ａ４）の他に仮想ページ番号ＶＡＰＮのＬＳＢＡ１２を併せてインデックスに使う。 前述したように、ページサイズが４Ｋバイトのとき、８Ｋバイトのダイレクトスップ方式では２つの異った“色”をもち、この色はインデックスに使われているＡ１２によって決められる。

【００１６】ここでキャッシュの“色”について定義する。 キャッシュメモリの各領域はある“色”をもっており、あるページ内の番地はすべて同じ“色”をもつ。 例えば４ページのサイズのダイレクトマップ方式では４つの異った“色”をもつ。 キャッシュメモリ内の同じ領域にマッピングされるアドレスは、同じ“色”をもつという。 仮想インデックス方式のキャッシュの“色”は、仮想ページ番号のうちのインデックスに使われるビットによって決められる。 本発明は、タグを“色”ごとのバンクに分け、各バンクごとにアドレス・コンパレータを設けることによってエイリアスを検出する。

【００１７】タグメモリは各々２５６エントリの２つのタグメモリバンク２，３からなり、ページ・オフセットＶＡＯＳ（Ａ１１〜Ａ４）によって１つのエントリが選ばれる。 各タグメモリバンク２，３の出力はそれぞれアドレス変換された物理ページ番号ＲＡＰＮ（ＲＡ３１〜
ＲＡ１２）と比較され、選択回路７，８によって、Ａ１
２が高レベルのときタグメモリバンク２側の比較結果が、低レベルのときタグメモリバンク３側の比較結果が選択され出力されるヒット信号ＣＨＴによりヒット・ミスヒットが判定される。 同時に、反対側の比較結果が選択され、出力されるエイリアス信号ＡＬによって一致している場合にはエイリアスが発生したものと判定する。
選択回路７，８の制御信号としてのＡ１２は、比較結果が出て来るよりも先に決まっているので高速のセレクト動作が可能である。

【００１８】（２）ページサイズが可変の場合 次にページサイズが可変である場合について説明する。
仮想ページ番号ＶＡＰのＬＳＢ（Ａ１２）をマスクしてページ・オフセットとして扱いページサイズを８Ｋバイトとする場合を考える。

【００１９】キャッシュの色の領域のサイズは最小のページ・サイズとし大きなページはこの領域の集まりとして考える。 すなわち、ここでは最小のページサイズは４
Ｋバイトであるので、キャッシュメモリにマッピングされたとき８Ｋバイトでは２つの色をもつ。 キャッシュの色は仮想アドレスＶＡ（Ａ１２）によって決められ、ページサイズが４Ｋバイト固定の場合と全く同様の扱いができる。

【００２０】なお、キャッシュメモリのサイズが更に大きい場合にも、キャッシュの色の数だけタグメモリバンクを設けることによって同様の扱いができる。

【００２１】

【発明の効果】以上説明したように本発明は、インデックス中の仮想ページ番号のビットによってバンクに分割されたタグメモリと、これら各バンクごとに物理アドレスの比較器を設け、比較結果をインデックス中の仮想ページ番号のビットによって選択し、ヒット・ミスヒットを判定すると共に、他方の比較結果によってエイリアスを検出する構成とすることにより、エイリアスの発生をハードウェアで検出することができるため、ソフトウェアの負担を軽減でき、また選択するための制御信号が前もって決まるため選択動作を高速にでき、２ウェイ・セットアソシアティブ方式に比べてキャッシュヒット信号とデータの読出しを高速に行うことができる。 効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】図１に示された実施例に適用される仮想アドレスのデータフォーマット図である。

【符号の説明】

１ デコーダ ２，３ タグメモリバンク ４ データメモリ ５，６ 比較器 ７，８，９ 選択回路

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【手続補正書】

【提出日】平成５年１２月２日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】 明細書

【発明の名称】 キャッシュメモリ

【特許請求の範囲】

【発明の詳細な説明】

【産業上の利用分野】本発明はキャッシュメモリに関し、特に（仮想アドレス・インデックスで物理アドレス・タグの）ダイレクトマップ方式のキャッシュメモリに関する。

【従来の技術】一般にキャッシュメモリシステムは、アソシアティビティのレベルが大きくなるとヒット率が上がるが回路量も増大する。 例えば２ウェイセットアソシアティブ方式は、ダイレクトマップ方式に比べるとヒット・ミスヒットの判定後、２つのセットからそのうちの１つを選択する必要があるので、キャッシュアクセスタイムが増加する。 仮想記憶をもつ計算機で用いられるキャッシュメモリには、仮想アドレス方式と物理アドレス方式とがある。 仮想アドレス方式はコンテキスト・スイッチ時にフラッシュする必要があるが、物理アドレス方式はその必要がないため、大容量の場合、物理アドレス方式が使われることが多い。 物理アドレス方式では、アドレス変換が終るまでヒット／ミスヒットの判定ができないため、メモリアクセスタイムにアドレス変換のディレイが加わってしまう。 しかしキャッシュメモリのタグとデータのルックアップをアドレス変換と並行して行えばアドレス変換のディレイはキャッシュメモリのルックアップ時間とオーバラップさせることができる。 この構成をとるとキャッシュメモリのサイズは、ページサイズとキャッシュメモリのアソシアティビティのレベルとの積に制限される。 例えばページサイズが４Ｋバイトであるとすると、グレイクトマップ方式では４Ｋバイト，２
ウェイセットアソシアティブ方式では８Ｋバイト，４ウェイセットアソシアティブ方式では１６Ｋバイトである。 このため、ダイレクトマップ方式の方がルックアップ時間が短くても、ルックアップとアドレス変換とを同時にできないため全体のアクセス時間が大きくなってしまう。 インデックスに仮想アドレスを使い、タグに物理アドレスを使った場合は、仮想インデックスのキャッシュでもコンテキスト・スイッチに伴うキャッシュ・フラッシュの必要はない。 しかし、１つの物理的な場所にあるデータが、２つ以上のキャッシュメモリ上の場所に同時に存在する、いわゆるエイリアス（Ａｌｉａｓ）という問題が生じる。 この問題を避けるために、従来はアソシアティビティのレベルを大きくした物理アドレス方式を用いるか、またはオペレーティング・システムで使用しているページを管理しておき、エイリアスが生じる可能性があるときはソフトウェアでキャッシュメモリを操作してエイリアスを避けていた。

【発明が解決しようとする課題】上述した従来のキャッシュメモリでは、エイリアスの管理をソフトウェアによって行っているので、ソフトウェアの負担が重くなるという問題点があった。 本発明の目的は、エイリアス問題をハードウェアで検出することにより解決するキャッシュメモリを提供することにある。

【課題を解決するための手段】本発明では、キャッシュの“色”について定義する。 キャッシュメモリの各領域はある“色”をもっており、あるページ内の番地はすべて同じ“色”をもつ。 例えば４ページのサイズのダイレクトマップ方式では４つの異った“色”をもつ。 キャッシュメモリ内の同じ領域にマッピングされるアドレスは、同じ“色”をもつという。 仮想インデックス方式のキャッシュの“色”は、仮想ページ番号のうちのインデックスに使われるビットによって決められる。 本発明は、タグを“色”ごとのバンクに分け、各バンクごとにアドレス・コンパレータを設けることによってエイリアスを検出する。 本発明のキャッシュメモリは、ページング方式の仮想記憶を有する計算機で用いられる仮想アドレス・インデックス、物理アドレス・タグのダイレクトマップ方式のキャッシュメモリであって、インデックス中の仮想ページ番号のビットによって分割されたタグメモリと、それぞれタグメモリに対してタグメモリの読み出しデータとアドレス変換結果の物理アドレスを入力とする比較器と、前記比較器の出力を前記インデックス中の仮想ページ番号のビットによって選択しキャッシュ・
ヒットを出力する選択回路と、選択されなかった比較器の出力の論理和によってエイリアス（１つの物理的な場所にあるデータが２つ以上のキャッシュメモリ状の場所に存在すること）があるかどうかを出力する回路とを有している。

【実施例】次に本発明の実施例について図面を参照して説明する。 図１は本発明の一実施例を示すブロック図である。 この実施例は、それぞれ仮想アドレスＶＡのページ・オフセット１０（ＶＡ１１〜ＶＡ４）により選択される複数の領域に所定のタグデータを記憶しておきこのページ・オフセット１０（ＶＡ１１〜ＶＡ４）により選択された領域から記憶しているタグデータを読出す第１
及び第２のタグメモリバンク２，３と、これら第１及び第２のタグメモリバンク２．３の各領域とそれぞれ対応しかつ仮想アドレスＶＡ（ＶＡ１２〜ＶＡ４）により選択した領域から記憶しているデータを読出すデータメモリ４と、仮想アドレスＶＡのＶＡ３１〜ＶＡ１２と対応する物理ページ番号１２（ＲＡ３１〜ＲＡ１２）と第１
及び第２のタグメモリバンク２．３から読出されたタグデータとをそれぞれ対応して比較する第１及び第２の比較器５，６と、仮想アドレスＶＡの特定のビットＶＡ１
２に従って第１及び第２の比較器５，６のうちの一方の出力を選択しキャッシュヒット信号ＨＩＴとして出力する第１の選択回路７と、同様に特定のビットＶＡ１２に従って第１及び第２の比較器のうちの他方の出力を選択しエイリアス信号ＡＬＩＡＳとして出力する第２の選択回路８と、タグメモリブロック２．３の領域を選択するデコーダ１とを有する構成となっている。 次にこの実施例について説明する。 （１）ページサイズが固定の場合 まず、ページサイズが４Ｋバイトに固定されており、キャッシュメモリのサイズが８Ｋバイトの場合の動作について説明する。 ３２ビットの仮想アドレスＶＡ（ＶＡ３
１〜ＶＡ０）は、仮想ページ番号１３（ＶＡ３１〜ＶＡ
１２）とページ・オフセット１０（ＶＡ１１〜ＶＡ０）
とからなり、仮想ページ番号１１は物理ページ番号１２
（ＲＡ３１〜ＲＡ１２）に変換される。 図２に仮想アドレスＶＡの構成を示す。 データメモリ４は、データブロックサイズが１６バイト、エントリ数が５１２個であり、インデックスのために９ビット必要である。 仮想アドレスＶＡ５１２個のうち下位４ビット（ＶＡ３〜ＶＡ
０）はデータブロック内のバイト位置を示す。 従ってアドレス変換と１次キャッシュのルック・アップを同時に行うためにページ・オフセット１０（ＶＡ１１〜ＶＡ
４）の他に仮想ページ番号１１のＬＳＢ（ＶＡ１２）を併せてインデックスに使う。 前述したように、ページサイズが４Ｋバイトのとき、８Ｋバイトのダイレクトマップ方式では２つの異った“色”をもち、この色はインデックスに使われているＶＡ１２によって決められる。 タグメモリは各々２５６エントリの２つのタグメモリバンク２．３からなり、ページ・オフセット１０（ＶＡ１１
〜ＶＡ４）によって１つのエントリが選ばれる。 各タグメモリバンク２．３の出力はそれぞれアドレス変換された物理ページ番号１２（ＲＡ３１〜ＲＡ１２）と比較され、選択回路７，８によって、ＶＡ１２がハイレベルのときタグメモリバング２側の比較結果が、ロウレベルのときタグメモリバンク３側の比較結果が選択され出力されるヒット信号ＨＩＴによりヒット／ミスヒットが判定される。 同時に、反対側の比較結果が選択され、出力されるエイリアス信号ＡＬＩＡＳによって一致している場合にはエイリアスが発生したものと判定する。 選択回路７，８の制御信号としてのＶＡ１２は、比較結果が出て来るよりも先に決まっているので高速のセレクト動作が可能である。 （２）ページサイズが可変の場合 次にページサイズが可変である場合について説明する。
仮想ページ番号１３のＬＳＢ（ＶＡ１２）をマスクしてページ・オフセットとして扱いページサイズを８Ｋバイトとする場合を考える。 キャッシュの色の領域のサイズは最小のページ・サイズとし大きなページはこの領域の集まりとして考える。 すなわち、ここでは最小のページサイズは４Ｋバイトであるので、キャッシュメモリにマッピングされたとき８Ｋバイトでは２つの色をもつ。 キャッシュの色は仮想アドレスＶＡ１２によって決められ、ページサイズが４Ｋバイト固定の場合と全く同様の扱いができる。 なお、キャッシュメモリのサイズが更に大きい場合にも、キャッシュの色の数だけタグメモリバンクを設けることによって同様の扱いができる。

【発明の効果】以上説明したように本発明は、インデックス中の仮想ページ番号のビットによってバンクに分割されたタグメモリと、これら各バンクごとに物理アドレスの比較器を設け、比較結果をインデックス中の仮想ページ番号のビットによって選択し、ヒット／ミスヒットを判定すると共に、他方の比較結果によってエイリアスを検出する構成とすることにより、エイリアスの発生をハードウェアで検出することができるため、ソフトウェアでエイリアスを管理する場合に比べて、ソフトウェアの負担を軽減でき、また選択するための制御信号が前もって決まるため選択動作を高速にでき、２ウェイ・セットアソシアティブ方式に比べてキャッシュヒット信号とデータの読出しを高速に行うことができる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】図１に示された実施例に適用される仮想アドレスのデータフォーマット図である。

【符号の説明】 １ デコーダ ２．３ タグメモリバンク ４ データメモリ ５，６ 比較器 ７，８，９ 選択回路 １０ 仮想ページオフセット １１ マスクビット １２ 物理ページ番号 １３ 仮想ページ番号

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図２】

【図１】