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应用于私服 驱动器的能耗 制动系统

阅读：515发布：2020-05-17

专利汇可以提供应用于私服驱动器的能耗制动系统专利检索，专利查询，专利分析的服务。并且本发明提供了一种应用于私服驱动器的能耗制动系统，包括母线电压分压采样网络、模拟隔离放大器、差动放大单元、一阶低通滤波器、DSP+FPGA控制单元、能耗制动电路单元。本发明电压采样及传递过程使用了隔离放大电路、滤波电路等，能够较好的消除谐波干扰、共模干扰等问，具有较高的采样精度和电气隔离特性。在进行能耗制动处理机制中，综合考虑了主电路中的相关电压系数、功率、结温等因素，具有较好的适用性。，下面是应用于私服驱动器的能耗制动系统专利的具体信息内容。

权利要求

1.一种应用于私服驱动器的能耗制动系统，其特征在于，包括母线电压分压采样网络、模拟隔离放大器、差动放大单元、一阶低通滤波器、控制单元、能耗制动电路单元；其中母线电压分压采样网络用于指示采样单元工作状态和滤除采样的母线电压HVCC中的高频分量获得分压值VHPOWER；
模拟隔离放大器将分压值VHPOWER经模拟隔离放大后转换成差分信号VHDC+和VHDC-；
差动放大单元对差分信号VHDC+和VHDC-进行放大；
一阶低通滤波器过滤差动放大单元输出信号中的高频分量；
控制单元包括DSP和FPGA，DSP对VHDC值进行处理输出对应的Cmd和Protect指令到FPGA，FPGA接收和处理Cmd和Protect指令并输出对应的Q1_Open指令和PWM_Enable指令；
能耗制动电路单元在FPGA的驱动下控制母线电压分压采样网络的开关；其中Q1_Open为控制母线电压分压采样网络的开关信号，PWM_Enable指令用于控制阻断PWM脉冲信号的向后传递。
2.根据权利要求1所述的系统，其特征在于，母线电压分压采样网络包括设置于母线电压HVCC和母线参考地HGND之间且串联的第五电阻(R5)、第二二极管(D2)、第六电阻(R6)，以及并联于第六电阻(R6)两侧的第一电容(C1)；其中第二二极管(D2)阳极与第五电阻(R5)连接且阴极与第六电阻(R6)连接，第二二极管(D2)阴极输出滤除高频分量的分压值VHPOWER
3.根据权利要求1或2所述的系统，其特征在于，模拟隔离放大器的型号为HCPL-7840，且分压值VHPOWER从VIN+进入模拟隔离放大器。
4.根据权利要求1所述的系统，其特征在于，差动放大单元包括第七电阻(R7)、第八电阻(R8)、第九电阻(R9)、第十电阻(R10)、第十一电阻(R11)、第二电容(C2)、第三电容(C3)、放大器(U3)；其中
输出VHDC-的引脚分别接第七电阻(R7)第一引脚和第九电阻(R9)第二引脚，输出VHDC+的引脚分别接第七电阻(R7)第二引脚和第八电阻(R8)第二引脚，第九电阻(R9)第一引脚分别接放大器(U3)反相输入端、第十一电阻(R11)第二引脚、第三电容(C3)第二引脚，
第八电阻(R8)第一引脚分别接放大器(U3)同相输入端、第十电阻(R10)第二引脚、第二电容(C2)第二引脚，
放大器(U3)输出端分别接第十一电阻(R11)第一引脚、第三电容(C3)第一引脚，第十电阻(R10)第一引脚、第二电容(C2)第一引脚接地；
差动放大单元的放大倍数为或
5.根据权利要求4所述的方法，其特征在于，一阶低通滤波器包括第十二电阻(R12)和第四电容(C4)；其中
第十二电阻(R12)第二引脚与放大器(U3)连接，
第十二电阻(R12)第一引脚分别与第四电容(C4)第一引脚和DSP连接，
第四电容(C4)第二引脚接地。
6.根据权利要求1所述的方法，其特征在于，能耗制动电路单元包括第一电阻(R1)、第二电阻(R2)、第三电阻(R3)、光耦隔离器(U1)、第一IGBT管(Q1)、第四电阻(R4)、第一二极管(D1)；其中
第一电阻(R1)第一引脚接FPGA输出端，
第一电阻(R1)第二引脚分别接第二电阻(R2)和光耦隔离器(U1)ANODE引脚，第二电阻(R2)和光耦隔离器(U1)CATHODE引脚接地，
光耦隔离器(U1)VO引脚接第三电阻(R3)第一引脚，
第三电阻(R3)第二引脚接第一IGBT管(Q1)栅极，
第一IGBT管(Q1)源极接HGND，
第一IGBT管(Q1)漏极分别接第四电阻(R4)第二引脚、第一二极管(D1)阳极，第四电阻(R4)第一引脚、第一二极管(D1)阴极接HVCC。

说明书全文

应用于私服驱动器的能耗 制动系统

技术领域

[0001] 本发明涉及一种伺服驱动器的母线电压检测与过压处理技术，特别是一种伺服驱动器的母线电压检测与过压处理。

背景技术

[0002] 伺服系统由正常运行变为停止制动状态时，由于系统为能量单向流动型，即电网能量经整流逆变单元后转换成转子的机械能(不考虑其它损耗)，系统突然紧急停止运行或频繁制动时，电机将工作在发电状态下，但产生的能量无法通过整流桥反馈到电网中，这时电路中的电容因不断地充电而导致其电压的升高，如果超过电路中功率器件的电压容限，这些器件就会被击穿而导致损坏，因此需要给系统加入给多余能量提供泄放通路的能耗制动单元。

[0003] 伺服驱动器主电路中有大量功率器件存在，且电机制动时产生的反电势中含有大量的谐波成分，因此如何保证采样精度、提高抗干扰能力与隔离性是设计能耗制动系统时需要重点考虑的问题。

发明内容

[0004] 本发明的目的在于提供一种应用于私服驱动器的能耗制动系统。

[0005] 实现本发明目的的技术方案为：一种应用于私服驱动器的能耗制动系统，包括母线电压分压采样网络、模拟隔离放大器、差动放大单元、一阶低通滤波器、控制单元、能耗制动电路单元；母线电压分压采样网络用于指示采样单元工作状态和滤除采样的母线电压HVCC中的高频分量获得分压值VHPOWER；模拟隔离放大器将分压值VHPOWER经模拟隔离放大后转换成差分信号VHDC+和VHDC-；差动放大单元对差分信号VHDC+和VHDC-进行放大；一阶低通滤波器过滤差动放大单元输出信号中的高频分量；控制单元包括DSP和FPGA，DSP对VHDC值进行处理输出对应的Cmd和Protect指令到FPGA，FPGA接收和处理Cmd和Protect指令并输出对应的Q1_Open指令和PWM_Enable指令；能耗制动电路单元在FPGA的驱动下控制母线电压分压采样网络的开关；其中Q1_Open为控制母线电压分压采样网络的开关信号，PWM_Enable指令用于控制阻断PWM脉冲信号的向后传递。

[0006] 进一步地，母线电压分压采样网络包括设置于母线电压HVCC和母线参考地HGND之间且串联的第五电阻、第二二极管、第六电阻，以及并联于第六电阻两侧的第一电容；其中第二二极管阳极与第五电阻连接且阴极与第六电阻连接，第二二极管阴极输出滤除高频分量的分压值VHPOWER

[0007]

[0008] 进一步地，模拟隔离放大器的型号为HCPL-7840，且分压值VHPOWER从VIN+进入模拟隔离放大器。

[0009] 进一步地，差动放大单元包括第七电阻、第八电阻、第九电阻、第十电阻、第十一电阻、第二电容、第三电容、放大器；输出VHDC-的引脚分别接第七电阻第一引脚和第九电阻第二引脚，输出VHDC+的引脚分别接第七电阻第二引脚和第八电阻第二引脚，第九电阻第一引脚分别接放大器反相输入端、第十一电阻第二引脚、第三电容第二引脚，第八电阻第一引脚分别接放大器同相输入端、第十电阻第二引脚、第二电容第二引脚，放大器输出端分别接第十一电阻第一引脚、第三电容第一引脚，第十电阻第一引脚、第二电容第一引脚接地；差动放大单元的放大倍数为或

[0010] 进一步地，一阶低通滤波器包括第十二电阻和第四电容；其中第十二电阻第二引脚与放大器连接，第十二电阻第一引脚分别与第四电容第一引脚和DSP连接，第四电容第二引脚接地。

[0011] 进一步地，能耗制动电路单元包括第一电阻、第二电阻、第三电阻、光耦隔离器、第一IGBT管、第四电阻、第一二极管；第一电阻第一引脚接FPGA输出端，第一电阻第二引脚分别接第二电阻和光耦隔离器ANODE引脚，第二电阻和光耦隔离器CATHODE引脚接地，光耦隔离器VO引脚接第三电阻第一引脚，第三电阻第二引脚接第一IGBT管栅极，第一IGBT管源极接HGND，第一IGBT管漏极分别接第四电阻第二引脚、第一二极管阳极，第四电阻第一引脚、第一二极管阴极接HVCC.

[0012] 本发明与现有技术相比，具有以下优点：本发明电压采样及传递过程使用了隔离放大电路、滤波电路等，能够较好的消除谐波干扰、共模干扰等问题，具有较高的采样精度和电气隔离特性。在进行能耗制动处理机制中，综合考虑了主电路中的相关电压系数、功率、结温等因素，具有较好的适用性。

[0013] 下面结合说明书附图对本发明作进一步描述。

附图说明

[0014] 图1系统电气原理图。

[0015] 图2母线电压采样处理与保护机制示意图。

具体实施方式

[0016] 如图1所示，本发明电气系统包括第一单元U1、第二单元U2、第三单元U3、DSP、FPGA、第一IGBT管Q1、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、第十电阻R10、第十一电阻R11、第十二电阻R12、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第一二极管D1、第二二极管D2。

[0017] 其中，第一单元U1的型号为TLP701，第二单元U2的型号为HCPL-7840，第三单元U3的型号为TLV2374。

[0018] 第一电阻R1的一端接FPGA，另一端接第一单元U1的引脚1。第二电阻R2并联在第一单元U1的引脚1和引脚3之间，第一单元U1的引脚3接GND。第三电阻R3的一端接第一单元U1的引脚5，另一端接第一IGBT管Q1的栅极。第一单元U1的引脚6连接电源HVCC15V，引脚4连接电源HVEE5V。第一IGBT管Q1的集电极通过第四电阻R4接至母线电压HVCC，第一IGBT管Q1的发射极接母线参考地HGND。第一二极管D1的阳极接第一IGBT管Q1的集电极，阴极接至母线电压HVCC。第五电阻R5的一端接母线电压HVCC，另一端接第二二极管D2的阳极。第二二极管D2的阴极通过第六电阻R6接至母线参考地HGND。第一电容C1并联在第六电阻R6的两端。

[0019] 第二二极管D2的阴极通过信号VHPOWER接至第二单元U2的引脚2，第二单元U2的引脚3和引脚4短接后接至母线参考地HGND。第二单元U2的引脚1连接电源HVCC5V。第二单元U2的引脚8连接电源VCC5V，第二单元U2的引脚5连接GND。第二单元U2的引脚6通过第九电阻R9接至第三单元U3的反相输入端，第二单元U2的引脚7通过第八电阻R8接至第三单元U3的同相输入端，第七电阻R7并联在第二单元U2的引脚7和引脚8之间。

[0020] 第十一电阻R11一端连接第三单元U3的反相输入端，另一端连接第三单元U3的输出端，第三电容C3并联在第十一电阻R11的两端。第十电阻R10一端连接第三单元U3的同相输入端，另一端连接GND，第二电容C2并联在第十电阻R10的两端。第十二电阻R12的一端连接第三单元U3的输出端，另一端通过第四电容C4接至GND。第十二电阻R12与第四电容C4之间的连接点通过信号VHDC接至DSP，DSP输出信号Cmd和Protect连接至FPGA，FPGA输出信号Q1_Open接至第一电阻R1的一端，同时FPGA输出信号PWM_Enable接至电路系统中的其它单元。

[0021] 由第五电阻R5、第二二极管D2、第六电阻R6及第一电容C1构成了母线电压分压采样网络，分压值VHPOWER近似等于第二二极管D2用于指示采样单元工作状态，第一电容C1用于滤除采样电压VHPOWER中的高频分量。

[0022] 分压值VHPOWER经模拟隔离放大器HCPL-7840后转换成差分信号VHDC+和VHDC-，HCPL-7840的放大倍数为8，最高共模抑制比为15kV/us，最高非线性度为0.1％。

[0023] 第七电阻R7、第八电阻R8、第九电阻R9、第十电阻R10、第十一电阻R11、第二电容C2、第三电容C3及第三单元U3组成差动放大单元，其中数值关系：R8＝R9，R10＝R11。第二电容C2和第三电容C3为超前补偿电容，防止自激振荡。差动放大单元的放大倍数为或[0024] 第十二电阻R12和第四电容C4组成一阶低通滤波器，进一步滤差动放大单元输出信号中的高频分量。

[0025] 根据前面分析可知，母线电压HVCC经分压采样网络后得到分压值VHPOWER，分压值VHPOWER经过模拟隔离放大器后得到差分信号VHDC+和VHDC-，差分信号VHDC+和VHDC-经过差动放大单元和一阶低通滤波器后得到VHDC。VHDC与HVCC的数值关系为：

[0026]

[0027] DSP对VHDC值进行AD采样，并进行转换、比较、统计计算等，然后输出对应的Cmd和Protect指令到FPGA。FPGA接收和处理DSP的Cmd和Protect指令，并输出对应的Q1_Open指令和PWM_Enable指令。

[0028] 其中，指令Q1_Open作用于第一单元U1光耦隔离器TLP701，光耦隔离器TLP701根据指令Q1_Open驱动控制第一IGBT管Q1的导通或关断。指令PWM_Enable作用于电路系统中的其它单元，用于控制阻断PWM脉冲信号的向后传递，在此不作进一步描述。

[0029] 第一电阻R1、第二电阻R2、第三电阻R3、第一单元U1光耦隔离器TLP701、第一IGBT管Q1、第四电阻R4及第一二极管D1构成了能耗制动电路单元。第一电阻R1和第二电阻R2用于限流和分压，第三电阻R3为栅极驱动电阻，第四电阻R4为能耗制动电阻，第一二极管D1为第一IGBT管Q1关断时提供续流回路，第一单元U1除了用于光耦隔离外，还用于驱动控制第一IGBT管Q1的导通和关断。

[0030] 如图2所示，DSP首先对VHDC进行AD采样，然后判断采样值是否超过设定的母线电压安全阈值。如果采样值超过了母线电压安全阈值，则将Cmd置1，否则，将Cmd置0。在发生VHDC超过母线电压安全阈值时，计算连续超阈值时间Δt或在统计计算T周期内超阈值次数n。如果连续超阈值时间Δt超过设计值ΔT或T周期内超阈值次数n超过设计值N，则将Protect置1，否则，将Protect置0。

[0031] 母线电压安全阈值是根据主电路中整流桥、逆变器等单元综合比较相关电压系数取最小值得到的。设计值ΔT和设计值N是根据制动电阻R4的功率、第一IGBT管Q1的功率、开关损耗、结温等因素综合得到的。

[0032] FPGA根据接收到的DSP指令Cmd和Protect进行相应的机制处理，当Cmd＝1时，将输出指令Q1_Open置1；当Protect＝1时，将输出指令PWM_Enable置1。

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