디지털 위상 동기 루프 공급 전압 제어
专利汇可以提供디지털 위상 동기 루프 공급 전압 제어专利检索，专利查询，专利分析的服务。并且일부실시예들은디지털위상동기루프(PLL) 내의디지털제어발진기(DCO) 및제어루프를갖는장치들및 방법들을포함한다. DCO는디지털정보의값에기초한주파수를갖는출력신호를생성할수 있다. 제어루프는디지털정보의값에기초하여 DCO의공급전압의값을조정할수 있다. 추가적인장치들및 방법들이설명된다.，下面是디지털 위상 동기 루프 공급 전압 제어专利的具体信息内容。
디지털 정보의 값에 기초한 주파수를 갖는 출력 신호를 생성하는 디지털 제어 발진기(digitally controlled oscillator); 및
상기 디지털 정보의 값에 기초하여 상기 디지털 제어 발진기의 공급 전압의 값을 조정하는 제어 루프
를 포함하는 장치.
상기 디지털 정보의 값을 모니터하고 상기 디지털 정보의 값에 기초하여 정보를 생성하는 모니터; 및
상기 공급 전압을 생성하고 상기 모니터에 의해 생성된 정보에 기초하여 상기 공급 전압의 값을 조정하는 전압 생성기를 포함하는, 장치.
전압을 생성하는 전압 생성 유닛;
상기 전압으로부터 필터링된 전압을 생성하는 필터; 및
상기 필터링된 전압에 기초하여 상기 공급 전압을 제공하는 드라이버를 포함하는, 장치.
출력 신호를 생성하는 디지털 위상 동기 루프 내의 디지털 제어 발진기;
상기 디지털 제어 발진기의 주파수를 제어하는 디지털 정보를 생성하는 제1 제어 루프; 및
상기 디지털 정보의 값이 값 범위 밖에 있는 경우 상기 디지털 제어 발진기에 제공되는 공급 전압의 값을 조정하는 제2 제어 루프
를 포함하는 장치.
상기 출력 신호의 디지털 표현을 생성하는 시간-디지털 변환기(time-to-digital converter);
상기 출력 신호의 상기 디지털 표현을 기준 신호의 디지털 표현과 비교하고 결과를 생성하는 위상 주파수 검출기; 및
상기 결과에 기초하여 상기 디지털 정보를 생성하는 디지털 필터를 포함하는, 장치.
밴드갭 기준 전압을 생성하는 밴드갭 기준 생성기;
상기 밴드갭 기준 전압을 수신하고 필터링된 전압을 생성하는 RC 필터; 및
상기 필터링된 전압을 수신하고 상기 공급 전압을 제공하는 드라이버를 포함하는, 장치.
전압을 생성하는 조정 가능한 저항기 디바이더;
상기 전압을 수신하고 필터링된 전압을 생성하는 RC 필터; 및
상기 필터링된 전압을 수신하고 상기 공급 전압을 제공하는 드라이버를 포함하는, 장치.
메모리 디바이스; 및
상기 메모리 디바이스에 연결된 프로세서
를 포함하고, 상기 프로세서는:
디지털 정보의 값에 기초한 주파수를 갖는 출력 신호를 생성하는 디지털 제어 발진기를 포함하는 디지털 위상 동기 루프; 및
상기 디지털 정보의 값이 값 범위 밖에 있는 경우 상기 디지털 제어 발진기에 제공되는 공급 전압의 값을 조정하는 제어 루프
를 포함하는, 시스템.
디지털 위상 동기 루프에서 디지털 정보를 생성하는 단계;
출력 신호가 상기 디지털 정보에 기초한 주파수를 갖도록, 상기 디지털 위상 동기 루프의 디지털 제어 발진기에서 상기 출력 신호를 생성하는 단계;
상기 디지털 정보의 값을 모니터하는 단계; 및
상기 디지털 정보의 값이 값 범위 밖에 있는 경우 상기 디지털 위상 동기 루프의 공급 전압의 값을 조정하는 단계
를 포함하는 방법.
상기 공급 전압의 값이 조정된 후에 상기 디지털 정보의 값을 상기 값 범위 내로 가져오는 단계를 더 포함하는 방법.
디지털 위상 동기 루프 공급 전압 제어{DIGITAL PHASE-LOCKED LOOP SUPPLY VOLTAGE CONTROL}
우선권 주장
이 특허 출원은 2014년 9월 18일자로 출원된 미국 출원 번호 제14/490,358호에 대한 우선권의 이익을 주장하며, 이에 의해 그 전체가 본 명세서에 참고로 포함된다.
기술 분야
본 명세서에 설명된 실시예들은 신호 생성기에 관한 것이다. 일부 실시예는 위상 동기 루프에 관한 것이다.
프로세서 및 메모리 디바이스와 같은 많은 전기 디바이스들은 이들 디바이스의 동작에서 사용하기 위한 하나 이상의 타이밍(예를 들어, 클록) 신호를 생성하기 위해 종종 위상 동기 루프(PLL) 유닛을 갖는다. PLL 유닛은 또한 디바이스 동작의 정확성을 보장하기 위해 타이밍 신호들을 특정 사양 내에 유지하도록 동작한다. 일부 상황에서는 이들 디바이스 내의 PLL 유닛이 부적절하게 제어되는 경우 타이밍 신호들이 그의 사양에서 벗어나게 될 수 있다. 이로 인해 디바이스 동작 실패가 발생할 수 있다.
도 1은 본 명세서에 설명된 일부 실시예에 따른, 디지털 PLL, 전압 생성기, 및 모니터를 포함하는 장치의 블록도를 도시한다.
도 2는 본 명세서에 설명된 일부 실시예에 따른, 도 1의 PLL의 출력 신호의 대역 주파수 범위와 도 1의 PLL에 의해 생성된 디지털 정보의 값 범위를 포함하는 밴딩 범위 간의 관계를 도시하는 그래프이다.
도 3은 본 명세서에 설명된 일부 실시예에 따른, 도 2의 디지털 정보의 값이 값 범위의 하한보다 작은 경우 조정되는 예시적인 상황을 도시하는 그래프이다.
도 4는 본 명세서에 설명된 일부 실시예에 따른, 도 2의 디지털 정보의 값이 값 범위의 상한보다 큰 경우 조정되는 예시적인 상황을 도시하는 그래프이다.
도 5는 본 명세서에 설명된 일부 실시예에 따른, 디지털 제어 발진기(DCO)의 간략화된 개략도를 도시한다.
도 6은 본 명세서에 설명된 일부 실시예에 따른, 도 5의 DCO에 포함될 수 있는 인버터의 개략도를 도시한다.
도 7은 본 명세서에 설명된 일부 실시예에 따른, 도 5의 DCO에 포함될 수 있는 커패시터의 개략도를 도시한다.
도 8은 본 명세서에 설명된 일부 실시예에 따른, 밴드갭 기준 전압 생성기를 포함하는 전압 생성기를 도시한다.
도 9는 본 명세서에 설명된 일부 실시예에 따른, 조정 가능한 저항기 디바이더를 포함하는 전압 생성기를 도시한다.
도 10은 본 명세서에 설명된 일부 실시예에 따른, 조정 가능한 저항기를 도시한다.
도 11은 본 명세서에 설명된 일부 실시예에 따른, 전자 시스템 형태의 장치를 도시한다.
도 12는 본 명세서에 설명된 일부 실시예에 따른, 디지털 PLL을 동작시키는 방법을 도시하는 흐름도이다.
도 1은 본 명세서에 설명된 일부 실시예에 따른, 디지털 위상 동기 루프(PLL)(110), 전압 생성기(120), 및 모니터(130)를 포함하는 장치(100)의 블록도를 도시한다. PLL(110)은 신호(예를 들어, 기준 클록 신호) f REF 를 수신하고 신호(예를 들어, 출력 클록 신호) f OUT 를 생성할 수 있다. f OUT 신호의 주파수는 f REF 신호의 주파수와 동일할 수 있다(또는 그 배수일 수 있다). f OUT 신호는 PLL(110)을 포함하는 집적 회로(IC) 칩의 다른 컴포넌트들에서 타이밍 신호(예를 들어, 클록 신호)로서 사용될 수 있다.
PLL(110)은 f OUT 신호의 주파수를 제어하기 위한 정보 CODE를 생성할 수 있다. 정보 CODE는 다수의 비트를 포함할 수 있는 디지털 정보(예를 들어, 디지털 제어 워드)이다. 정보 CODE는 PLL(110)에 대한 미세 튜닝 코드로서 사용될 수 있다. PLL(110)은 f OUT 신호의 주파수를 f REF 신호의 주파수에 대해 지정된(예를 들어, 미리 결정된) 값 내에 유지하기 위해 정보 CODE의 값을 조정할 수 있다.
f OUT 신호의 위상(예를 들어, 상승 에지)이 지정된(예를 들어, 미리 결정된) 값 내에서 f REF 신호의 위상(예를 들어, 상승 에지)과 일치할 때 PLL(110)은 로킹된(locked) 것으로(예를 들어, 로킹된 상태에 있는 것으로) 간주될 수 있다. f OUT 신호의 위상 및 f OUT 신호의 위상이 지정된 값 내에 있지 않을 때 PLL(110)은 로킹되지 않은(unlocked) 것으로(예를 들어, 로킹되지 않은 상태에 있는 것으로) 간주될 수 있다.
전술한 바와 같이, f OUT 신호는 다른 컴포넌트들(도 1에 도시되지 않음)에서 타이밍 신호로서 사용될 수 있다. PLL(110)이 로킹되지 않으면, 다른 컴포넌트들의 동작이 실패할 수 있다. 따라서, f OUT 신호를 사용하는 컴포넌트들에서 적절한 동작을 유지하기 위해, PLL(110)은 PLL(110)을 로킹된 상태로 유지하기 위해 정보 CODE의 값을 조정(예를 들어, 자동 조정)할 수 있다.
도 1에 도시된 바와 같이, PLL(110)은 f OUT 신호를 생성하기 위해 DCO(111)를 포함할 수 있다. PLL(110)은 시간-디지털 변환기(time-to-digital converter, TDC)(112), 위상 주파수 검출기(PFD)(113), 및 디지털 필터(114)를 갖는 제어 루프(101)를 포함할 수 있다. 제어 루프(101)는 f REF 신호와 f OUT 신호 간의 타이밍 관계(예를 들어, 위상들)에 기초하여 정보 CODE의 값을 조정할 수 있다.
TDC(112)는 f OUT 신호를 수신하고, f OUT 신호의 디지털 표현인, 정보 F FB 를 생성한다. 예를 들어, TDC(112)는 상이한 시간 간격들(예를 들어, f OUT 신호의 사이클에 대응하는 시간 간격들)에서 f OUT 신호의 값들을 측정할 수 있다. 그 후, TDC(112)는 측정된 값인 디지털 정보를 나타내는 다수의 비트를 포함하는 정보 F FB 를 생성할 수 있다.
PFD(113)는 정보 F IN 와 F FB 를 비교하여, F IN 와 F FB 사이의 값들의 차이(예를 들어, 오차)를 나타내는 결과인 정보 PDF OUT 를 생성한다. 정보 F IN 신호는, 예를 들어, TCD(112)에 의해 생성될 수 있는 f REF 신호의 디지털 표현이다. 정보 F IN 와 F FB 는 각각 f REF 신호와 f OUT 신호의 디지털 표현들이기 때문에, 정보 PFD OUT 의 값도 f OUT 신호와 f REF 신호 간의 위상 차이(예를 들어, 위상 오차)를 나타낸다.
디지털 필터(114)는 정보 PFD OUT 를 수신하고 정보 PFD OUT 의 값에 기초하여 정보 CODE를 생성한다. 정보 PFD OUT 는 정보 F IN 신호와 F FB 신호(각각 f REF 신호와 f OUT 신호의 디지털 표현들임) 간의 차이를 나타내기 때문에, 정보 CODE의 값을 조정하면 f REF 신호와 f OUT 신호 간의 위상 차이도 조정할 수 있다. 처음에(예를 들어, PLL(110)에 전원이 투입될 때), f OUT 신호와 f REF 신호는 위상이 다를 수 있다(예를 들어, f OUT 신호와 f REF 신호의 위상들이 지정된 값 내에 있지 않다). 따라서, PLL(110)은 처음에 로킹되지 않을 수 있다. PLL(110)이 로킹되지 않을 때, 제어 루프(101)는 PLL이 로킹될 때까지 f OUT 신호의 주파수를 조정하기 위해 정보 CODE의 값을 조정하도록 동작한다. PLL(110)이 로킹된 후에, 제어 루프(101)는 또한 PLL(110)을 로킹된 상태에 남아 있도록 유지하기 위해 디지털 피드백 루프로서 동작한다.
(도 2, 도 3, 및 도 4를 참조하여 더 상세히 기술된 바와 같이) 일부 상황에서 PLL(110)이 잠재적으로 로킹되지 않게 되는 것을 방지하기 위해 전압 생성기(120) 및 모니터(130)는 제어 루프(예를 들어, 아날로그 피드백 루프)(102)를 형성할 수 있다. 전압 생성기(120)는 전압 VCC PLL 를 생성하여 이를 PLL(110)에 제공한다. PLL(110)은 그의 공급 전압으로서 전압 VCC PLL 를 사용할 수 있다. 전압 VCC PLL 의 값은 모니터(130)에 의해 생성된 정보 ADJ VCCPLL 의 값에 기초할 수 있다. 예를 들어, 전압 VCC PLL 는 정보 ADJ VCCPLL 의 값에 기초한 하나의 값 및 정보 ADJ VCCPLL 의 다른 값에 기초한 다른 값을 가질 수 있다.
모니터(130)는 정보 CODE의 값을 모니터(예를 들어, 지속적으로 모니터)하고 정보 CODE의 값에 기초하여 정보 ADJ VCCPLL 를 생성하도록 동작할 수 있다. 정보 ADJ VCCPLL 는 디지털 정보를 포함할 수 있다. (도 2, 도 3 및 도 4를 참조하여 더 상세히 기술된 바와 같이) 정보 CODE의 값이 잠재적으로 PLL(110)이 로킹되지 않게 할 수 있는 특정 값에 접근하면, 모니터(130)는 전압 생성기(120)로 하여금 전압 VCC PLL 의 값을 변경하게(예를 들어, 감소 또는 증가시키게) 하기 위하여 정보 ADJ VCCPLL 의 값을 조정할 수 있다. 전압 VCC PLL 의 변화에 응답하여, PLL(110)의 제어 루프(101)는 정보 CODE의 값을 PLL(110)이 잠재적으로 로킹되지 않게 되는 것을 방지하기 위한 값(예를 들어, 안전한 값)으로 도로 가져오도록 동작한다.
도 2는 본 명세서에 설명된 일부 실시예에 따른, f OUT 신호의 대역 주파수 범위(201)와 도 1의 정보 CODE의 값 범위(203)를 포함하는 밴딩 범위(202) 사이의 관계를 도시하는 그래프이다. 도 2에 도시된 바와 같이, f OUT 신호의 대역 주파수 범위(201)는 주파수 f MIN (예를 들어, 최소 주파수)에서 주파수 f MAX (예를 들어, 최대 주파수)까지의 주파수들을 포함할 수 있다. PLL(110)이 로킹될 때, 대역 주파수 범위(201)의 주파수들은 PLL(110)이 로킹되지 않게 하지 않고서 f OUT 신호가 가질 수 있는 수용 가능한(예를 들어, 미리 결정된) 주파수들일 수 있다. f OUT 신호의 주파수가 대역 주파수 범위(201) 밖에 있다면 PLL(110)은 로킹되지 않은 것으로 간주될 수 있다. f OUT 신호의 주파수가 대역 주파수 범위(201) 내에 있으면 PLL(110)은 로킹된(또는 로킹된 상태에 남아 있는) 것으로 간주될 수 있다. 동작시에, 제어 루프들(101 및 102)(도 1)은 PLL(110)을 로킹된 상태로 유지하기 위해(또는 PLL(110)이 로킹되지 않게 되는 것을 방지하기 위해) f OUT 신호의 주파수를 대역 주파수 범위(201)(도 2) 내에 유지하도록 정보 CODE의 값을 조정하도록 동작할 수 있다.
도 2에 도시된 바와 같이, 정보 CODE의 밴딩 범위(202)는 값 CODE MIN 으로부터 값 CODE MAX 까지의 값들을 포함할 수 있다. 값 CODE MIN 및 값 CODE MAX 는 각각 정보 CODE의 최소값 및 최대값일 수 있다. 예를 들어, 정보 CODE가 9개 비트를 갖는다면, 값 CODE MIN 는 000000000의 이진 값(또는 십진 값으로는 0)일 수 있고, 값 CODE MAX 는 111111111의 이진 값(또는 십진 값으로는 511)일 수 있다. 도 2는 또한 값 CODE MID 를 나타내는데, 이는 CODE MIN 의 값과 CODE MAX 의 값 사이의 대략 중간 점일 수 있다.
f OUT 신호는 정보 CODE가 값 CODE MIN 를 가질 때 주파수 f MIN , 정보 CODE가 값 CODE MAX 를 가질 때 주파수 f MAX , 또는 정보 CODE가 값 CODE MID 를 가질 때 주파수 f MID 를 가질 수 있다. 주파수 f MID 는 주파수 f MIN 와 주파수 f MAX 사이의 대략 중간 점일 수 있다.
값 범위(203)는 값 CODE LOWER 로부터 값 CODE UPPER 까지의 값들을 포함할 수 있다. 값 CODE LOWER 와 값 CODE UPPER 는 각각 값 범위(203)의 하한 및 상한에 대응할 수 있다. 도 2에 도시된 바와 같이, 값 CODE LOWER 는 값 CODE MIN 보다 크다. 값 CODE UPPER 는 값 CODE MAX 보다 작다.
값 범위(203)는 밴딩 범위(202) 내의 모니터된 범위(예를 들어, 안전한 범위)로 간주될 수 있다. 정보 CODE의 값이 값 범위(203) 밖에 있지만 밴딩 범위(202) 내에 있다면, PLL(110)은 여전히 로킹된 것으로 간주될 수 있지만 일부 상황에서는 잠재적으로 로킹되지 않게 될 수 있다. 예를 들어, PLL(110)의 공급 전압, 동작 온도, 또는 양쪽 모두가 변경되면, 정보 CODE의 값이 값 CODE MIN 와 값 CODE LOWER 사이 또는 값 CODE UPPER 와 값 CODE MAX 사이에 있는 경우 PLL(110)은 잠재적으로 로킹되지 않게 될 수 있다. 따라서, 동작시에(예를 들어, PLL(110)이 로킹된 때), 정보 CODE의 값은 모니터(130)에 의해 모니터될 수 있다. 정보 CODE의 값이 값 범위(203) 밖에 있다면, PLL(110)이 정보 CODE의 값을 값 범위(203) 내로 도로 가져오도록 허용하기 위해 모니터(130)는 전압 생성기(120)로 하여금 전압 VCC PLL 의 값을 변경하게(예를 들어, 전압 VCC PLL 의 값을 즉각적으로(on-the-fly) 변경하게) 할 수 있다. 이는 PLL(110)이 잠재적으로 로킹되지 않게 되는 것을 방지한다.
도 3은 본 명세서에 설명된 일부 실시예에 따른, 정보 CODE의 값이 값 범위(203)의 하한(예를 들어, CODE LOWER )보다 작은 경우 조정되는 예시적인 상황을 도시하는 그래프이다. 도 3에 도시된 예에서, 정보 CODE는 값 CODE LOWER 보다 작은 값 CODE X1 을 갖는다. 모니터(130)(도 1)가 이러한 상황을 검출할 때, 그것은 전압 생성기(120)로 하여금 전압 VCC PLL 의 값을 변경하게(예를 들어, 감소시키게) 하기 위해 정보 ADJ VCCPLL 의 값을 조정한다. 전압 VCC PLL 의 값의 변화에 응답하여, PLL(110)의 제어 루프(101)는 PLL(110)이 잠재적으로 로킹되지 않게 되는 것을 방지하기 위해 정보 CODE의 값을 값 CODE X1 (값 범위(203) 밖)에서 값 CODE X2 (값 범위(203) 내)로 가져오도록 동작한다.
도 4는 본 명세서에 설명된 일부 실시예에 따른, 정보 CODE의 값이 값 범위(203)의 상한(예를 들어, CODE UPPER )보다 큰 경우 조정되는 예시적인 상황을 도시하는 그래프이다. 도 4에 도시된 예에서, 정보 CODE는 값 CODE UPPER 보다 큰 값 CODE X4 를 갖는다. 모니터(130)(도 1)가 이러한 상황을 검출할 때, 그것은 전압 생성기(120)로 하여금 전압 VCC PLL 의 값을 변경하게(예를 들어, 증가시키게) 하게 위해 정보 ADJ VCCPLL 의 값을 조정한다. 전압 VCC PLL 의 값의 변화에 응답하여, PLL(110)의 제어 루프(101)는 PLL(110)이 잠재적으로 로킹되지 않게 되는 것을 방지하기 위해 정보 CODE의 값을 값 CODE X4 (값 범위(203) 밖)에서 값 CODE X3 (값 범위(203) 내)로 가져오도록 동작한다.
도 5는 본 명세서에 설명된 일부 실시예에 따른, DCO(511)의 간략화된 개략도를 도시한다. DCO(511)는 도 1의 PLL(110)의 DCO(111)에 대한 일례로서 사용될 수 있다. 도 5에 도시된 바와 같이, DCO(511)는 링 발진기로서 동작하도록 링 배열로 연결된 스테이지들(501 내지 505)을 포함할 수 있다. 스테이지들(501 내지 505)은 인버터들(521) 및 용량성 부하들(531)을 포함할 수 있다. 용량성 부하들(531) 각각은 하나 이상의 커패시터를 포함할 수 있다. 도 5는 5개의 스테이지(501 내지 505) 및 각각의 스테이지 내의 하나의 인버터(인버터들(521) 중 하나)를 포함하는 DCO(511)를 예로서 도시한다. 스테이지의 수 및 각각의 스테이지 내의 인버터의 수는 달라질 수 있다.
인버터들(521)은 다수의 비트를 갖는 디지털 정보인 정보 CTL에 의해 제어될 수 있다. 도 5의 정보 CTL은 DCO(511)에 대한 대강의 튜닝 코드로서 사용될 수 있다. 용량성 부하들(531)은 도 1 내지 도 4를 참조하여 전술한 정보 CODE에 대응할 수 있는, 정보 CODE에 의해 디지털 방식으로 제어될 수 있다. 정보 CODE는 DCO(511)에 대한 미세 튜닝 코드로서 사용될 수 있다.
전술한 바와 같이, DCO(511)는 도 1의 PLL(110)의 DCO(111)에 대한 일례로서 사용될 수 있다. 예를 들어, 동작시에, PLL(110)이 로킹되기 전에, f OUT 신호의 주파수를 목표 주파수 근처에(도 2의 대역 주파수 범위(201) 근처에) 있을 때까지 튜닝하기 위해 스테이지들(501 내지 505) 중 하나 이상에서 인버터의 수를 가산 또는 감산하도록 상이한 값들을 갖는 정보 CTL이 제공될 수 있다(예를 들어, 이진 검색 기법을 이용하여). f OUT 신호의 주파수가 목표 주파수 근처에 있은 후에, 정보 CODE의 값들(예를 들어, 도 2의 정보 CODE MIN 와 정보 CODE MAX 사이의 값들)은 PLL(110)이 로킹될 때까지(f OUT 신호의 주파수가 도 2의 대역 주파수 범위(201) 내에 있을 때까지) f OUT 신호의 주파수를 튜닝하기 위해 용량성 부하들(531) 중 하나 이상에서 커패시터의 수를 가산 또는 감산하도록 선택될 수 있다.
정보 CLT의 값은 PLL(110)이 로킹된 후에 계속 변경되지 않은 상태로 있을 수 있다(예를 들어, 조정되지 않을 수 있다). PLL(110)이 로킹될 때, 정보 CODE의 값은 f OUT 신호의 주파수를 목표 주파수(예를 들어, 도 2의 대역 주파수 범위(201) 내의 주파수)에 유지하고, 그럼으로써 PLL(110)이 로킹되지 않게 되는 것을 방지하기 위해 (예를 들어, 용량성 부하들(531)에서 커패시터들을 가산 또는 감산함으로써) 용량성 부하들(531)의 값을 조정하도록(예를 들어, 증가 또는 감소시키도록) 조정될 수 있다.
도 6은 본 명세서에 설명된 일부 실시예에 따른, 도 5의 DCO(511)에 포함될 수 있는 인버터(621)의 개략도를 도시한다. 인버터(621)는 도 5의 DCO(511)의 스테이지들(501 내지 505) 각각에 인버터로서 포함될 수 있다. 도 6에 도시된 바와 같이, 인버터(621)는 트랜지스터들(예를 들어, p-채널 트랜지스터들)(622 및 623), 트랜지스터들(예를 들어, n-채널 트랜지스터들)(624 및 625), 입력 IN 및 출력 OUT을 포함할 수 있다. 입력 IN은 링 발진기 내의 다른 인버터(예를 들어, 선행 인버터)의 출력에 연결될 수 있다. 출력 OUT은 링 발진기 내의 다른 인버터(예를 들어, 후행 인버터)의 입력에 연결될 수 있다. 트랜지스터(622)는 신호 CTL* 0 에 의해 제어될 수 있다. 트랜지스터(625)는 신호 CTL 0 에 의해 제어될 수 있다. 신호 CTL 0 은 정보 CTL의 비트들 중의 비트의 값을 포함할 수 있다. 신호 CTL 0 및 *CTL 0 은 서로의 반전된 버전들(예를 들어 보수들)일 수 있다.
도 6에 도시된 바와 같이, 트랜지스터들(622, 623, 624 및 625)은 노드들(예를 들어, 공급 노드들)(640 및 641) 사이에 연결될 수 있다. 노드(640)는 접지에 연결될 수 있다. 노드(641)는 도 1의 전압 생성기(120)와 같은 전압 생성기에 의해 제공될 수 있는 전압 VCC PLL (예를 들어, 공급 전압)을 수신할 수 있다. 도 1 내지 도 4를 참조하여 전술한 바와 같이, 생성기(120)에 의해 제공되는 전압 VCC PLL 는 도 1의 모니터(130)와 같은 모니터를 사용하여 정보 CODE의 값을 모니터함으로써 조정될 수 있다.
도 5를 참조하여 전술한 바와 같이, f OUT 신호의 주파수를 목표 주파수로 튜닝하는 것은 스테이지들(501 내지 505) 중 하나 이상에서 인버터의 수를 가산 또는 감산하는 것을 포함할 수 있다. 도 6에서, 인버터(621)가 도 5의 스테이지들(501 내지 505)에 포함되는 경우, 스테이지들(501 내지 505) 중 하나의 스테이지에서 인버터를 가산하는 것은 노드들(640 및 641) 사이에 전류 경로를 형성하기 위해 트랜지스터들(622 및 625)(도 6)을 턴 온하는 것을 포함할 수 있다. 스테이지들(501 내지 505) 중 하나의 스테이지에서 인버터를 감산하는 것은 노드들(640 및 641) 사이에 전류 경로를 분리하기 위해(예를 들어, 전류 경로를 형성하지 않기 위해) 트랜지스터들(622 및 625)을 턴 오프는 것을 포함할 수 있다.
도 7은 본 명세서에 설명된 일부 실시예에 따른, 도 5의 DCO(511)에 포함될 수 있는 커패시터(731)의 개략도를 도시한다. 커패시터(731)는 도 5의 용량성 부하들(531) 각각에 포함될 수 있다. 커패시터(731)는 반도체 기반 커패시터일 수 있다. 예를 들어, 커패시터(731)는 도 7에 도시된 방식으로 연결된 트랜지스터들(예를 들어, p-채널 트랜지스터들)(732 및 733)에 의해 형성될 수 있다. 트랜지스터(732)의 게이트 및 소스는, 트랜지스터(732)가 DC(직류) 시그널링에서 비도통이 되도록, 서로 연결될 수 있다. 트랜지스터(733)는 정보 CODE(도 5)의 비트들 중 비트의 값을 포함할 수 있는 신호 CODE 0 에 의해 제어될 수 있다.
도 7에 도시된 바와 같이, 트랜지스터들(732 및 733)은 노드(예를 들어, 공급 노드)(740)와 노드(741) 사이에 연결될 수 있다. 노드(740)는 도 5의 인버터들(521) 중 하나의 출력과 같은, DCO(511)의 인버터의 출력에 연결될 수 있다. 노드(741)는 도 1의 전압 생성기(120)와 같은 전압 생성기에 의해 제공될 수 있는 전압 VCC PLL (예를 들어, 공급 전압)을 수신할 수 있다. 따라서, 노드(741)에서의 전압 VCC PLL 는, 정보 CODE(도 5)와 같은 디지털 정보에 기초하여 조정(예를 들어, 증가 또는 감소)될 수 있는, 조정 가능한 공급 전압이다.
도 5를 참조하여 전술한 바와 같이, f OUT 신호의 주파수를 목표 주파수로 튜닝하는 것, f OUT 신호의 주파수를 도 2의 대역 주파수 범위(201) 내의 주파수에 유지하는 것, 또는 양쪽 모두는 용량성 부하들(531) 중 하나 이상에서 커패시터의 수를 가산하거나 감산하는 것을 포함할 수 있다. 도 7에서, 커패시터(731)가 도 5의 용량성 부하들(531)에 포함될 때, 용량성 부하들(531) 중 하나 이상에서 커패시터를 가산(또는 감산)하는 것은 커패시터(731)의 커패시턴스를 제어하는 것(예를 들어, 증가 또는 감소시키는 것)을 포함할 수 있다. 예를 들어, 동작시에, 논리 0 값을 갖는 신호 CODE 0 가 제공될 때, 트랜지스터(733)는 도통이다. 그러나, 트랜지스터(732)의 게이트-소스 간 전압(Vgs)이 0이기 때문에 DC 전류는 없을 수 있다. 트랜지스터(733)가 도통일 때, 트랜지스터(733)의 채널 커패시턴스 및 확산 커패시턴스들(소스와 드레인 양쪽 모두)과 732의 확산 커패시턴스는, DCO(511)의 내부 노드에(예를 들어, 인버터에 출력에) 연결되는, 노드(740)에게 보인다. 논리 1 값을 갖는 신호 CODE 0 가 제공될 때, 트랜지스터(733)는 비도통이다. 따라서, 노드(740)에서 보이는 유일한 커패시턴스는 트랜지스터(733)의 드레인 확산 커패시턴스이다. 따라서, 본 명세서에 설명된 바와 같이, 커패시터(731)의 커패시턴스는 디지털 방식으로 제어될 수 있다.
도 8은 본 명세서에 설명된 일부 실시예에 따른, 밴드갭 기준 전압 생성기를 포함하는 전압 생성기(820)를 도시한다. 전압 생성기(820)는 PLL(110)에 전압 VCC PLL 를 제공하기 위해 도 1의 전압 생성기(120)로서 사용될 수 있다. 전압 생성기(820)는 노드(810)에서 전압(예를 들어, 기준 전압) V REF 를 생성하기 위한 (밴드갭 기준 전압 생성기인) 전압 생성 유닛(840)을 포함할 수 있다. 전압 V REF 는 밴드갭 기준 전압으로 간주될 수 있다. 전압 생성기(820)는 전압 V REF 의 필터링된 버전인 전압 V FLTR 를 생성하기 위한 필터(860), 및 전압 VCC PLL 를 구동하기 위한 드라이버(870)를 포함할 수 있다. 드라이버(870)는 전압 VCC PLL 를 V REF 의 값에 대하여 특정 값에 유지하기 위해 전압 레귤레이터로서 동작할 수 있다. 전압 생성기(820)는 전압 V1(예를 들어, 전압 생성기(820)의 공급 전압)에서 동작할 수 있다. 전압 V1의 값은 전압 VCC PLL 의 값보다 클 수 있다.
전압 생성 유닛(840)은 트랜지스터들(예를 들어, p-채널 트랜지스터들)(841, 842, 및 843), 저항기들(844, 845, 846, 및 847), 다이오드들(888 및 889), 증폭기(850), 및 저항기(851)를 포함할 수 있다. 저항기(851)는 정보 ADJ VCCPLL 의 값에 기초한 저항 값을 갖는 조정 가능한(예를 들어, 가변) 저항기를 포함할 수 있다. 정보 ADJ VCCPLL 는 상이한 값들을 가질 수 있다. 정보 ADJ VCCPLL 의 값들 각각은 저항기(851)가 상이한 저항 값을 갖게 할 수 있다. 저항기(851)의 상이한 값은 전압 V REF 가 상이한 값을 갖게 할 수 있다. 따라서, 전압 V REF 의 값은 정보 ADJ VCCPLL 의 적절한 값을 선택함으로써 조정될 수 있다.
전술한 바와 같이, 전압 생성기(820)는 PLL(110)에 전압 VCC PLL 를 제공하기 위해 도 1의 전압 생성기(120)로서 사용될 수 있다. 따라서, 정보 ADJ VCCPLL 의 값은 PLL(110)의 정보 CODE의 값의 모니터에 기초하여 조정될 수 있다. 정보 ADJ VCCPLL 의 각각의 값은 소정의 전압 양만큼 전압 V REF 의 값을 조정할 수 있다. 전압 V REF 에 기초하여 전압 VCC PLL (도 8)가 생성되므로, 전압 V REF 의 값을 조정하는 것은 전압 VCC PLL 의 값도 조정한다.
필터(860)는 전압 V REF 에서 발생할 수 있는 잡음을 필터링(예를 들어, 감소 또는 제거)할 수 있는 RC 필터로서 동작하도록 배열된 저항기(861) 및 커패시터(862)를 포함할 수 있다. 필터(860)의 출력에서 제공된 전압 V FLTR 는 전압 V REF 의 필터링된 버전(예를 들어, 깨끗한 버전)이다. 저항기(861) 및 커패시터(862)의 값들은, 필터(860)가 PLL(110)의 주파수보다 작은 주파수에서 동작할 수 있도록 선택될 수 있다. 이것은 전압 V REF 가 변하는 시간으로부터 시간 지연(예를 들어, 필터(860)에 의해 야기된 2.5 마이크로초) 후에 전압 VCC PLL 의 변화가 발생하게 할 수 있고, 이러한 시간 지연은 전압 VCC PLL 가 변할 때 PLL(110)에서 임의의 글리치(glitches) 또는 지터(jitter)를 방지하기에 족할 정도로 느릴 수 있다.
드라이버(870)는 증폭기(871), 트랜지스터(예를 들어, p-채널 트랜지스터)(872), 및 저항기들(873 및 874)을 포함할 수 있다. 저항기(873)는 전압 V REF 의 값에 기초하여 전압 VCC PLL 에 대한 값을 선택하도록 조정될 수 있는, 조정 가능한 저항기(예를 들어, 트리밍 저항기)를 포함할 수 있다. 저항기(873)의 값이 선택된 후에, 그것은 전압 생성기(820)의 동작 동안 선택된 값에 고정된 상태로 계속 있을 수 있다. 전압 생성기(820)는 또한 전압 생성기에 의해 제공되는 전류 및 전압 VCC PLL 가 잡음이 없는(또는 실질적으로 잡음이 없는) 전압일 수 있도록, 전압 VCC PLL 를 필터링하기 위해 드라이버(870)와 함께 배열된 커패시터(875)를 포함할 수 있다.
전압 생성기(820)는 PLL(110)의 동작 주파수보다 작은 동작 주파수에서 동작할 수 있다. 예를 들어, 저항기(861) 및 커패시터(862)의 값은 전압 생성기(820)가 주파수 F2(예를 들어, 대략 500Khz 내지 1Mhz)에서 동작할 수 있도록 선택될 수 있다. PLL(110)의 DCO(111)는 주파수 F2보다 큰 주파수 F1(예를 들어, 대략 5Mhz)에서 동작할 수 있다. 따라서, 전압 생성기(820)가 도 1의 제어 루프(102)에서 전압 생성기(120)로서 사용될 때, 제어 루프(102)의 동작 주파수(예를 들어, F2)는 (DCO(111)를 포함하는) 제어 루프(101)의 동작 주파수(예를 들어, F1)보다 작을 수 있다.
전술한 바와 같이, 전압 V REF 는 밴드갭 기준 전압으로 간주될 수 있다. 이 밴드갭 기준 전압은 다이오드들(888 및 889)의 특성 및 동작에 부분적으로 기초할 수 있다. 통상적으로, 전압 V REF 는 온도에 독립적일 수 있다. 그러나, (예를 들어, 제조 공정 변화, 결함 또는 다른 원인으로 인하여) 일부 상황에서 유닛(840)의 일부 컴포넌트(예를 들어, 다이오드들(888 및 889) 중 하나 또는 둘 다)는 설계된 사양에 따라 동작하지 않을 수 있다. 이러한 상황이 발생할 경우, 전압 V REF 가 온도에 의존적이 될 수 있다. 예를 들어, 전압 V REF 의 값은 온도가 변화할 때(예를 들어, 증가할 때) 그의 정상(예를 들어, 지정된) 범위로부터 변화(예를 들어, 감소)할 수 있다. 전압 V REF 에 기초하여 전압 VCC PLL 가 생성되기 때문에, 전압 V REF 의 값이 변화할 때 전압 VCC PLL 의 값도 변화한다.
또한 전술한 바와 같이, 전압 생성기(예를 들어, 전압 생성기(820))에 의해 생성된 전압 VCC PLL 는 도 1의 PLL(110)에 대한 공급 전압으로서 사용될 수 있다. 따라서, 전압 VCC PLL 의 값이 변화하면(예를 들어, 전술한 바와 같이 전압 V REF 값의 변화로 인해), f OUT 신호의 대역 주파수 범위(201)(도 2)가 영향을 받을 수 있다(예를 들어, f OUT 신호의 주파수가 드리프트할 수 있다). 따라서, 전압 VCC PLL 의 값이 부적절하게 제어되면(예를 들어, 전압 V REF 가 온도에 의존적이 되면 조정되지 않음), 정보 CODE의 값이 밴딩 범위(202)의 에지들 근처(예를 들어, 값 CODE MIN 또는 정보 CODE MAX 근처)의 특정 값(예를 들어, 도 3의 값 CODE X1 또는 도 4의 값 CODE X4 )에 접근할 경우 PLL(110)은 잠재적으로 로킹되지 않게 될 수 있다.
전압 생성기(820)를 제어 루프(102)(도 1)에 포함시키는 것은 일부 상황에서(예를 들어, 전압 V REF 가 온도에 의존적이 되는 상황에서) PLL(110)이 잠재적으로 로킹되지 않게 되는 것을 방지할 수 있다. 예를 들어, 도 8의 전압 생성기(820)에서, 전압 VCC PLL 의 값은 정보 CODE(도 1)의 값을 모니터함으로써 조정될 수 있다. 그 후, 정보 ADJ VCCPLL 의 값은 전압 VCC PLL 의 값이 조정되게 하기 위해 모니터된 정보 CODE의 값에 기초하여 조정될 수 있다. 따라서, 전압 생성기(820)가 도 1의 제어 루프(102)에 포함될 때, 제어 루프(102)는 정보 CODE의 값이 밴딩 범위(202)(도 2)의 에지 근처의 특정 값에 접근할 경우 PLL(110)이 잠재적으로 로킹되지 않게 되는 것을 방지하기 위해 VCC PLL 의 값을 조정하기 위해 피드백 루프(예를 들어, 아날로그 피드백 루프)로서 동작할 수 있다.
전술한 바와 같이, 정보 CODE의 값에 기초하여 전압 VCC PLL 의 값을 조정하는 것은 또한 PLL(110)이 잠재적으로 로킹되지 않게 할 수 있는 PLL(110)에 대한 다른 요인들의 효과를 감소시킬(예를 들어, 보상할) 수도 있다. 이러한 요인들의 예로는 정보 CODE 자체의 정확성과 DCO(111)의 온도 의존성이 포함된다.
도 9는 본 명세서에 설명된 일부 실시예에 따른, 조정 가능한 저항기 디바이더를 포함하는 전압 생성기(920)를 도시한다. 전압 생성기(920)는 도 1의 전압 생성기(120)로서 사용될 수 있다. 전압 생성기(920)는 도 8의 전압 생성기(820)의 요소들과 유사하거나 동일한 요소들을 포함한다. 간략화를 위해, 전압 생성기들(820 및 920) 사이의 유사하거나 동일한 요소들은 도 9의 설명에서 반복되지 않는다. 전압 생성기들(820 및 920) 간의 차이는 전압 생성 유닛들(840(도 8) 및 940(도 9)) 간의 차이를 포함한다.
도 9에 도시된 바와 같이, 전압 생성 유닛(940)은 노드(910)에서 전압 V REF 를 제공하기 위해 조정 가능한 저항기 디바이더를 형성하는 저항기들(951 및 952)을 포함할 수 있다. 노드(910)에서의 전압 V REF 의 값은 전압 V1의 값 및 저항기들(951 및 952)의 값에 기초할 수 있다. 저항기(951)는 도 8의 저항기(851)와 유사 내지 동일한 방식으로 동작할 수 있는 조정 가능한(예를 들어, 가변) 저항기이다. 정보 ADJ VCCPLL 의 값은 저항기(951)의 저항 값을 조정하고, 그럼으로써 전압 V REF 의 값을 조정하기 위해 조정될 수 있다. 도 8을 참조하여 전술한 바와 같이, 정보 ADJ VCCPLL 의 값은 PLL(110)(도 1)의 정보 CODE의 값에 기초하여 조정될 수 있다. 전압 VCC PLL 는 전압 V REF 에 기초하여 생성되기 때문에, 전압 V REF 의 값을 조정하면 전압 VCC PLL 의 값도 조정된다. 이는 도 8을 참조하여 전술한 바와 같이, 일부 상황에서 PLL(110)이 잠재적으로 로킹되지 않게 되는 것을 방지할 수 있다.
도 10은 본 명세서에 설명된 일부 실시예에 따른, 조정 가능한 저항기(1051)를 도시한다. 조정 가능한 저항기(1051)는 도 8의 저항기(851) 및 도 9의 저항기(951)로서 사용될 수 있다. 도 10에 도시된 바와 같이, 조정 가능한 저항기(1051)는 저항기들(R 0 내지 R 4 ) 및 스위치들(예를 들어, 트랜지스터들의 형태임)(1000 내지 1004)을 포함할 수 있다. 저항기들(R 0 내지 R 4 )은 도 8의 노드(810) 또는 도 9의 노드(910)에 대응할 수 있는 노드(1010)에 연결될 수 있다. 따라서, 노드(1010)에서 제공된 전압 V REF 는 도 8의 노드(810)에서 제공된 전압 V REF 또는 도 9의 노드(910)에서 제공된 전압 V REF 에 대응할 수 있다.
도 10에서, 전압 V REF 의 값은 노드(1010)와 접지 사이의 저항 값에 기초할 수 있다. 이러한 저항 값은 저항기들(R 0 내지 R 4 ) 중 하나의 저항기의 저항 값 또는 저항기들(R 0 내지 R 4 ) 중 2개 이상의 저항기의 병렬 조합으로부터의 저항 값일 수 있다. 스위치들(1000 내지 1004)은 노드(1010)와 접지 사이의 저항 값을 선택하기 위해 대응하는 신호들 ADJ 0 내지 ADJ 4 에 의해 제어(예를 들어, 턴 온 또는 턴 오프)될 수 있다. 예를 들어, 스위치들(1000 내지 1003)이 턴 온되고 스위치(1004)가 턴 오프되면, 노드(1010)와 접지 사이의 저항 값은 병렬 조합 저항기들(R 0 내지 R 3 )로부터 계산될 수 있다. ADJ 0 내지 ADJ 4 신호들 각각은 도 8 또는 도 9의 정보 ADJ VCCPLL 의 비트들 중 하나의 비트의 값을 포함할 수 있다. 도 1 내지 도 4, 도 8, 및 도 9를 참조하여 전술한 바와 같이, 정보 ADJ VCCPLL 의 값은 도 1의 PLL(110)의 정보 CODE에 기초하여 선택될 수 있다.
도 11은 본 명세서에 설명된 일부 실시예에 따른, 시스템(예를 들어, 전자 시스템)(1100)의 형태의 장치를 도시한다. 시스템(1100)은 컴퓨터, 셀룰러 폰, 또는 다른 전자 시스템을 포함하거나 그에 포함될 수 있다. 도 11에 도시된 바와 같이, 시스템(1100)은 프로세서(1110), 메모리 디바이스(1120), 메모리 제어기(1130), 그래픽 제어기(1140), 입력 및 출력(I/O) 제어기(1150), 디스플레이(1152)(예를 들어, 액정 디스플레이, 터치스크린, 또는 다른 유형의 디스플레이), 키보드(1154), 포인팅 디바이스(1156), 적어도 하나의 안테나(1158), 및 버스(1160)를 포함할 수 있다.
프로세서(1110)는 범용 프로세서 또는 주문형 집적 회로(ASIC)일 수 있다. 프로세서(1110)는 다이(예를 들어, 반도체 다이)(1111) 상에 위치할 수 있다(예를 들어, 그 위에 또는 그 안에 형성될 수 있다). 프로세서(1110)는 PLL(110), 전압 생성기(120), 및 모니터(130)를 포함할 수 있다. PLL(110)로부터의 f OUT 신호는 프로세서(1110)의 하나 이상의 컴포넌트(예를 들어, 기능 유닛(1112))에 의해 클록 신호로서 사용될 수 있다.
메모리 디바이스(1120)는 동적 랜덤 액세스 메모리(DRAM) 디바이스, 정적 랜덤 액세스 메모리(SRAM) 디바이스, 플래시 메모리 디바이스, 또는 이들 메모리 디바이스들의 조합일 수 있다. 도 11은 메모리 디바이스(1120)가 프로세서(1110)로부터 분리된 독립형 메모리 디바이스인 예를 도시한다. 대안적인 배열에서, 메모리 디바이스(1120) 및 프로세서(1110)는 동일한 다이(예를 들어, 다이(1111)) 상에 위치할 수 있다. 이러한 대안적인 배열에서, 메모리 디바이스(1120)는 임베디드 DRAM(eDRAM), 임베디드 SRAM(eSRAM), 임베디드 플래시 메모리, 또는 다른 유형의 임베디드 메모리와 같은, 프로세서(1110) 내의 임베디드 메모리이다.
I/O 제어기(1150)는 유선 또는 무선 통신(예를 들어, 하나 이상의 안테나(1158)를 통한 통신)을 위한 통신 모듈을 포함할 수 있다. 디스플레이(1152)는 액정 디스플레이(LCD), 터치스크린(예를 들어, 용량성 또는 저항성 터치스크린), 또는 다른 유형의 디스플레이를 포함할 수 있다. 포인팅 디바이스(1156)는 마우스, 스타일러스, 또는 다른 유형의 포인팅 디바이스를 포함할 수 있다.
도 11은 시스템(1100)의 컴포넌트들이 서로 분리되어 배열된 것을 예로서 도시한다. 일부 배열에서는, 시스템(1100)의 2개 이상의 컴포넌트(프로세서(1110), 메모리 디바이스(1120), 및 I/O 제어기 (1150))가 시스템-온-칩(SoC)을 형성하는 동일한 다이(예를 들어, 동일한 IC 칩) 상에 위치할 수 있다.
도 12는 본 명세서에 설명된 일부 실시예에 따른, 디지털 PLL을 동작시키는 방법(1200)을 도시하는 흐름도이다. 방법(1200)에서 사용되는 디지털 PLL은 도 1 내지 도 11을 참조하여 전술한 PLL(110)을 포함할 수 있다.
도 12에 도시된 바와 같이, 활동 1202는 디지털 PLL에서 디지털 정보(예를 들어, 도 1의 정보 CODE)를 생성하는 것을 포함할 수 있다.
활동 1204는 출력 신호가 디지털 정보에 기초한 주파수를 갖도록, 디지털 PLL의 DCO에서 출력 신호(예를 들어, f OUT )를 생성하는 것을 포함할 수 있다.
활동 1206은 디지털 정보의 값을 모니터하는 것을 포함할 수 있다.
활동 1208은 디지털 정보의 값에 기초하여 디지털 PLL의 공급 전압(예를 들어, 도 1의 VCC PLL )의 값을 조정하는 것을 포함할 수 있다. 예를 들어, 활동 1208은 디지털 정보의 값이 디지털 정보의 값 범위의 하한(예를 들어, 도 2의 CODE LOWER )보다 작은 경우 공급 전압의 값을 감소시키는 것을 포함할 수 있다. 다른 예에서, 활동 1208은 디지털 정보의 값이 디지털 정보의 값 범위의 상한(예를 들어, 도 2의 CODE UPPER )보다 큰 경우 공급 전압의 값을 증가시키는 것을 포함할 수 있다.
방법(1200)은 도 12에 도시된 활동들(1202 내지 1208)보다 더 적은 또는 더 많은 활동들을 포함할 수 있다. 예를 들어, 방법(1200)은 도 1 내지 도 11을 참조하여 전술한 장치(100) 및 시스템(1100)의 활동들 및 동작들을 포함할 수 있다.
장치들(예를 들어, 장치(100) 및 시스템(1100)) 및 방법들(예를 들어, 장치(100) 및 시스템(1100)의 동작들, 및 방법(1200))의 예시들은 상이한 실시예들의 구조에 대한 일반적인 이해를 제공하려는 것이며, 본 명세서에 설명된 구조들을 이용할 수 있는 장치의 모든 요소 및 특징에 대한 완전한 설명을 제공하려는 것은 아니다.
전술한 장치들 및 방법들은 고속 컴퓨터, 통신 및 신호 처리 회로, 단일 또는 멀티-프로세서 모듈, 단일 또는 다중 임베디드 프로세서, 멀티-코어 프로세서, 메시지 정보 스위치, 및 멀티-레이어, 멀티-칩 모듈을 포함하는 애플리케이션 특정 모듈을 포함할 수 있거나 그에 포함될 수 있다. 이러한 장치들은 또한 텔레비전, 셀룰러 전화기, 개인용 컴퓨터(예를 들어, 랩톱 컴퓨터, 데스크톱 컴퓨터, 핸드헬드 컴퓨터, 태블릿 컴퓨터 등), 워크스테이션, 라디오, 비디오 플레이어, 오디오 플레이어(예를 들어, MP3(Motion Picture Experts Group, Audio Layer 3) 플레이어), 차량, 의료 디바이스(예를 들어, 심장 모니터, 혈압 모니터 등), 셋톱 박스, 및 다른 것들과 같은 다양한 다른 장치들(예를 들어, 전자 시스템들) 내의 서브-컴포넌트들로서 포함될 수 있다.
추가 노트 및 예
예 1은 디지털 정보의 값에 기초한 주파수를 갖는 출력 신호를 생성하는 디지털 제어 발진기, 및 상기 디지털 정보의 값에 기초하여 상기 디지털 제어 발진기의 공급 전압의 값을 조정하는 제어 루프를 포함하는 주제(디바이스, 장치, 또는 머신 등)를 포함한다.
예 2에서, 예 1의 주제는, 상기 제어 루프는 상기 디지털 정보의 값이 값 범위 밖에 있는 경우 상기 공급 전압의 값을 조정하도록 배열되는(예를 들어, 구성되는) 것을 옵션으로 포함할 수 있다.
예 3에서, 예 2의 주제는, 디지털 정보가 최소값 및 최대값을 가지며, 상기 디지털 정보의 상기 값 범위는 상기 최소값보다 큰 하한 및 상기 최대값보다 작은 상한을 갖는 것을 옵션으로 포함할 수 있다.
예 4에서, 예 3의 주제는, 상기 디지털 정보의 상기 값 범위는 상기 출력 신호의 주파수 범위의 일부와 관련되는 것을 옵션으로 포함할 수 있다.
예 5에서, 예 1의 주제는, 상기 제어 루프는 상기 디지털 정보의 값을 모니터하고 상기 디지털 정보의 값에 기초하여 정보를 생성하는 모니터, 및 상기 공급 전압을 생성하고 상기 모니터에 의해 생성된 정보에 기초하여 상기 공급 전압의 값을 조정하는 전압 생성기를 포함하는 것을 옵션으로 포함할 수 있다.
예 6에서, 예 5의 주제는, 상기 전압 생성기는 전압을 생성하는 전압 생성 유닛, 상기 전압으로부터 필터링된 전압을 생성하는 필터, 및 상기 필터링된 전압에 기초하여 상기 공급 전압을 제공하는 드라이버를 포함하는 것을 옵션으로 포함할 수 있다.
예 7에서, 예 6 중 어느 하나의 주제는, 상기 전압 생성 유닛은 상기 전압을 생성하는 밴드갭 기준 생성기를 포함하는 것을 옵션으로 포함할 수 있다.
예 8에서, 예 7 중 어느 하나의 주제는, 상기 밴드갭 기준 생성기는 상기 디지털 정보의 값에 기초한 저항 값을 갖는 조정 가능한 저항기를 포함하고, 상기 전압의 값은 상기 저항 값에 적어도 부분적으로 기초하는 것을 옵션으로 포함할 수 있다.
예 9에서, 예 6 중 어느 하나의 주제는, 상기 전압 생성 유닛은 상기 전압을 생성하는 조정 가능한 저항기 디바이더를 포함하는 것을 옵션으로 포함할 수 있다.
예 10에서, 예 9 중 어느 하나의 주제는, 상기 조정 가능한 저항기 디바이더는 상기 디지털 정보의 값에 기초한 저항 값을 갖는 조정 가능한 저항기를 포함하는 것을 옵션으로 포함할 수 있다.
예 11은 출력 신호를 생성하는 디지털 위상 동기 루프 내의 디지털 제어 발진기, 상기 디지털 제어 발진기의 주파수를 제어하는 디지털 정보를 생성하는 제1 제어 루프, 및 상기 디지털 정보의 값이 값 범위 밖에 있는 경우 상기 디지털 제어 발진기에 제공되는 공급 전압의 값을 조정하는 제2 제어 루프를 포함하는 주제(디바이스, 장치, 또는 머신 등)를 포함한다.
예 12에서, 예 11 중 어느 하나의 주제는, 상기 디지털 제어 발진기는 링 배열로 배열된 반전 스테이지들, 및 상기 반전 스테이지들에 연결된 용량성 부하들을 포함하고, 상기 커패시터 부하들 각각은 상기 디지털 정보의 값에 기초한 커패시턴스 값을 갖는 것을 옵션으로 포함할 수 있다.
예 13에서, 예 11 중 어느 하나의 주제는, 상기 제1 제어 루프는 상기 출력 신호의 디지털 표현을 생성하는 시간-디지털 변환기, 상기 출력 신호의 상기 디지털 표현을 기준 신호의 디지털 표현과 비교하고 결과를 생성하는 위상 주파수 검출기, 및 상기 결과에 기초하여 상기 디지털 정보를 생성하는 디지털 필터를 포함하는 것을 옵션으로 포함할 수 있다.
예 14에서, 예 11의 주제는, 상기 제2 제어 루프는 상기 디지털 정보의 값이 상기 값 범위의 하한의 값보다 작은 경우 상기 공급 전압의 값을 감소시키도록 배열되는(예를 들어, 구성되는) 것을 옵션으로 포함할 수 있다.
예 15에서, 예 11의 주제는, 상기 제2 제어 루프는 상기 디지털 정보의 값이 상기 값 범위의 상한의 값보다 큰 경우 상기 공급 전압의 값을 증가시키도록 배열되는(예를 들어, 구성되는) 것을 옵션으로 포함할 수 있다.
예 16에서, 예 11의 주제는, 상기 제2 제어 루프는 밴드갭 기준 전압을 생성하는 밴드갭 기준 생성기, 상기 밴드갭 기준 전압을 수신하고 필터링된 전압을 생성하는 RC 필터, 및 상기 필터링된 전압을 수신하고 상기 공급 전압을 제공하는 드라이버를 포함하는 것을 옵션으로 포함할 수 있다.
예 17에서, 예 11의 주제는, 상기 제2 제어 루프는 전압을 생성하는 조정 가능한 저항기 디바이더, 상기 전압을 수신하고 필터링된 전압을 생성하는 RC 필터, 및 상기 필터링된 전압을 수신하고 상기 공급 전압을 제공하는 드라이버를 포함하는 것을 옵션으로 포함할 수 있다.
예 18에서, 예 11의 주제는, 상기 제2 제어 루프는 상기 제1 제어 루프의 주파수보다 작은 주파수에서 동작하도록 배열되는 것을 옵션으로 포함할 수 있다.
예 19는 메모리 디바이스, 및 상기 메모리 디바이스에 연결된 프로세서를 포함하는 주제(시스템, 장치 또는 머신 등)를 포함하고, 상기 프로세서는 디지털 정보의 값에 기초한 주파수를 갖는 출력 신호를 생성하는 디지털 제어 발진기를 포함하는 디지털 위상 동기 루프, 및 상기 디지털 정보의 값이 값 범위 밖에 있는 경우 상기 디지털 제어 발진기에 제공되는 공급 전압의 값을 조정하는 제어 루프를 포함한다.
예 20에서, 예 19의 주제는, 상기 메모리 디바이스 및 상기 프로세서는 동일한 다이 상에 위치하는 것을 옵션으로 포함할 수 있다.
예 21에서, 예 19의 주제는, 상기 제어 루프는 밴드갭 기준 전압을 생성하는 밴드갭 기준 생성기, 및 상기 밴드갭 기준 전압에 기초한 상기 공급 전압을 상기 디지털 제어 발진기에 제공하는 드라이버를 포함하는 것을 옵션으로 포함할 수 있다.
예 22에서, 예 21의 주제는, 상기 밴드갭 기준 생성기는 상기 밴드갭 기준 전압의 값을 제어하기 위해 추가 디지털 정보를 수신하도록 배열되는 것을 옵션으로 포함할 수 있다.
예 23은 디지털 위상 동기 루프를 동작시키는 방법을 포함하는 주제를 포함하며, 상기 방법은 디지털 위상 동기 루프에서 디지털 정보를 생성하는 단계, 출력 신호가 상기 디지털 정보에 기초한 주파수를 갖도록, 상기 디지털 위상 동기 루프의 디지털 제어 발진기에서 상기 출력 신호를 생성하는 단계, 상기 디지털 정보의 값을 모니터하는 단계, 및 상기 디지털 정보의 값이 값 범위 밖에 있는 경우 상기 디지털 위상 동기 루프의 공급 전압의 값을 조정하는 단계를 포함한다.
예 24에서, 예 23의 주제는, 상기 공급 전압의 값이 조정된 후에 상기 디지털 정보의 값을 상기 값 범위 내로 가져오는 단계를 더 포함하는 것을 옵션으로 포함할 수 있다.
예 25에서, 예 23의 주제는, 상기 공급 전압의 값을 조정하는 단계는 상기 디지털 정보의 값이 상기 값 범위의 하한보다 작은 경우 상기 공급 전압의 값을 감소시키는 단계, 및 상기 디지털 정보의 값이 상기 값 범위의 상한보다 큰 경우 상기 공급 전압의 값을 증가시키는 단계 중 적어도 하나를 포함하는 것을 옵션으로 포함할 수 있다.
예 1 내지 예 25의 주제는 임의의 조합으로 조합될 수 있다.
상기 설명 및 도면은 본 기술분야의 숙련자들이 본 발명의 실시예들을 실시할 수 있게 하기 위해 일부 실시예들을 예시한다. 다른 실시예들은 구조적, 논리적, 전기적, 프로세스 및 다른 변경들을 통합할 수 있다. 예들은 가능한 변형들을 대표하는 것에 불과하다. 일부 실시예들의 부분들 및 특징들은 다른 실시예들에 포함되거나, 다른 실시예들의 부분들 및 특징들을 대신할 수 있다. 많은 다른 실시예들은 상기 설명을 읽고 이해할 때 본 기술분야의 숙련자들에게 명백할 것이다.
요약서는 독자가 기술 개시내용의 본질과 요지를 확인할 수 있게 할 초록을 요구하는 37 CFR 섹션 1.72(b)를 준수하기 위해 제공된다. 그것은 청구항들의 범위 또는 의미를 제한하거나 해석하는 데 사용되지 않을 것이라는 이해와 함께 제출된다. 이하의 청구항들은 이로써 상세한 설명에 포함되며, 각각의 청구항은 별개의 실시예로서 독립적인 것이다.
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