显示面板
阅读：40发布：2020-05-11
专利汇可以提供显示面板专利检索，专利查询，专利分析的服务。并且本实用新型提供一种 显示面板 ，能够避免发光器件和第一存储 电极 以及第二存储电容电连接时产生跨线的问题，以及提高亚 像素 的 开口率 。显示面板包括：衬底，设置于衬底上位于每个亚像素中的像素驱动 电路 与底发光型发光器件；发光器件包括与像素驱动电路电连接的第一电极；像素驱动电路包括第一存储电容和第二存储电容；第一存储电容包括第一存储电极和第二存储电极，第二存储电容包括第二存储电极和第三存储电极；第二存储电极位于第一存储电极与第三存储电极之间；第一电极还用作第一存储电极，第一存储电极与第三存储电极电连接；第二存储电极和第三存储电极均呈透明。(ESM)同样的 发明 创造已同日 申请 发明 专利，下面是显示面板专利的具体信息内容。
1.一种显示面板，其特征在于，包括：衬底，设置于所述衬底上显示区且位于每个亚像素中的像素驱动电路与底发光型发光器件；所述发光器件包括与像素驱动电路电连接的第一电极；
所述像素驱动电路包括第一存储电容和第二存储电容；所述第一存储电容包括第一存储电极和第二存储电极，所述第二存储电容包括第二存储电极和第三存储电极；
沿所述衬底厚度方向，所述第二存储电极位于第一存储电极与第三存储电极之间；
所述第一电极还用作所述第一存储电极，所述第一存储电极与所述第三存储电极电连接；所述第二存储电极和所述第三存储电极均呈透明。
2.根据权利要求1所述的显示面板，其特征在于，所述像素驱动电路还包括第一晶体管，所述第一晶体管包括第一栅极、第一半导体有源图案、第一源极；所述第一晶体管为驱动晶体管；
所述第一半导体有源图案包括第一沟道区、第一源极区和第一漏极区，所述第一源极区和所述第一漏极区的导电性大于所述第一沟道区的导电性；所述第一源极与所述第一源极区接触；
所述第三存储电极通过对半导体图案进行导体化得到，所述第三存储电极与所述第一漏极区连接且为一体结构；
所述第一源极与电源线电连接。
3.根据权利要求2所述的显示面板，其特征在于，所述像素驱动电路还包括第二晶体管，所述第二晶体管包括第二栅极、第二半导体有源图案、第二源极和第二漏极；
所述第二栅极与栅线电连接；
所述第二源极与数据线电连接；
所述第二漏极与第一连接电极电连接，且二者为一体结构；所述第一连接电极与所述第一栅极和所述第二存储电极均电连接；
所述第二栅极由所述栅线充当。
4.根据权利要求3所述的显示面板，其特征在于，所述第一连接电极与所述第二存储电极直接接触，所述第一连接电极与所述第一栅极通过过孔电连接。
5.根据权利要求3所述的显示面板，其特征在于，在所述像素驱动电路包括第二晶体管的情况下，所述像素驱动电路还包括第三晶体管，所述第三晶体管包括第三栅极、第三半导体有源图案和第三漏极；
所述第三半导体有源图案包括第三沟道区、第三源极区和第三漏极区，所述第三源极区和所述第三漏极区的导电性大于所述第三沟道区的导电性；
所述第三源极区与所述第三存储电极连接且为一体结构；所述第三漏极与所述第三漏极区接触，且所述第三漏极与感测信号线电连接；
所述第一晶体管和所述第三晶体管位于所述亚像素的相对两侧。
6.根据权利要求5所述的显示面板，其特征在于，位于任一行亚像素中所述第三晶体管的所述第三栅极，由与下一行亚像素电连接的所述栅线充当。
7.根据权利要求5所述的显示面板，其特征在于，所述电源线、所述感测信号线以及数据线平行且同层设置；
每行所述亚像素中，每相邻的两个所述亚像素为一组，每组的两个所述亚像素之间设置有两根所述数据线；每组所述亚像素的一侧设置有一根所述电源线，相对的另一侧设置有一根所述感测信号线，且所述电源线和所述感测信号线间隔设置；
针对每行所述亚像素，位于所述电源线一侧且靠近该电源线的两个所述亚像素中所述像素驱动电路、位于该电源线另一侧且靠近该电源线的两个所述亚像素中所述像素驱动电路，均与该电源线电连接；
针对每行所述亚像素，位于所述感测信号线一侧且靠近该感测信号线的两个所述亚像素中所述像素驱动电路、位于该感测信号线另一侧且靠近该感测信号线的两个所述亚像素中所述像素驱动电路，均与该感测信号线电连接。
8.根据权利要求7所述的显示面板，其特征在于，针对任一根所述电源线，还设置有第一辅助电极；沿所述衬底厚度方向，所述电源线在所述衬底上的正投影覆盖所述第一辅助电极；所述第一辅助电极与所述电源线通过多个第一过孔电连接；
针对任一根所述感测信号线，还设置有第二辅助电极；沿所述衬底厚度方向，所述感测信号线在衬底上的正投影覆盖所述第二辅助电极；所述第二辅助电极与所述感测信号线通过多个第二过孔电连接；
所述第一辅助电极、所述第二辅助电极与所述第一栅极同层同材料。
9.根据权利要求1所述的显示面板，其特征在于，每个亚像素中所述第一存储电极与所述第二存储电极之间设置有滤光单元；所述滤光单元靠近所述第一存储电极一侧还设置有平坦层。
10.根据权利要求2所述的显示面板，其特征在于，所述第一晶体管为顶栅型薄膜晶体管；
所述显示面板还包括设置于所述第一半导体有源图案靠近所述衬底一侧的第一金属图案；沿所述衬底的厚度方向，所述第一金属图案在所述衬底上的投影覆盖所述第一半导体有源图案在所述衬底上的投影；
所述第一金属图案、所述第一存储电极与所述第三存储电极，三者通过第二连接电极电连接，所述第二连接电极与所述第一源极同层同材料。
显示面板
技术领域
[0001] 本实用新型涉及显示技术领域，尤其涉及一种显示面板。
背景技术
[0002] 自发光显示装置例如有机发光二极管(Organic Light-Emitting Diode，OLED)显示面板具有自发光、轻薄、功耗低、色彩还原度好、反应灵敏以及广视角等有点，已经被越来越广泛的应用在手机、笔记本电脑以及电视等显示设备中，成为目前市场的主流。实用新型内容
[0004] 为达到上述目的，本实用新型的实施例采用如下技术方案：
[0006] 所述像素驱动电路包括第一存储电容和第二存储电容；所述第一存储电容包括第一存储电极和第二存储电极，所述第二存储电容包括第二存储电极和第三存储电极。
[0007] 沿所述衬底厚度方向，所述第二存储电极位于第一存储电极与第三存储电极之间。
[0008] 所述第一电极还用作所述第一存储电极，所述第一存储电极与所述第三存储电极电连接；所述第二存储电极和所述第三存储电极均呈透明。
[0011] 所述第三存储电极通过对半导体图案进行导体化得到，所述第三存储电极与所述第一漏极区连接且为一体结构。
[0012] 所述第一源极与电源线电连接。
[0013] 可选的，所述像素驱动电路还包括第二晶体管，所述第二晶体管包括第二栅极、第二半导体有源图案、第二源极和第二漏极。
[0014] 所述第二栅极与栅线电连接。
[0015] 所述第二源极与数据线电连接。
[0016] 所述第二漏极与第一连接电极电连接，且二者为一体结构；所述第一连接电极与所述第一栅极和所述第二存储电极均电连接。
[0017] 所述第二栅极由所述栅线充当。
[0018] 在此基础上，可选的，所述第一连接电极与所述第二存储电极直接接触，所述第一连接电极与所述第一栅极通过过孔电连接。
[0019] 可选的，在所述像素驱动电路包括第二晶体管的情况下，所述像素驱动电路还包括第三晶体管，所述第三晶体管包括第三栅极、第三半导体有源图案和第三漏极；
[0020] 所述第三半导体有源图案包括第三沟道区、第三源极区和第三漏极区，所述第三源极区和所述第三漏极区的导电性大于所述第三沟道区的导电性。
[0022] 所述第一晶体管和所述第三晶体管位于所述亚像素的相对两侧。
[0023] 可选的，位于任一行亚像素中所述第三晶体管的所述第三栅极，由与下一行亚像素电连接的所述栅线充当。
[0024] 可选的，所述第一晶体管为顶栅型薄膜晶体管；
[0025] 所述显示面板还包括设置于所述第一半导体有源图案靠近所述衬底一侧的第一金属图案；沿所述衬底的厚度方向，所述第一金属图案在所述衬底上的投影覆盖所述第一半导体有源图案在所述衬底上的投影。
[0026] 所述第一金属图案、所述第一存储电极与所述第三存储电极，三者通过第二连接电极电连接，所述第二连接电极与所述第一源极同层同材料。
[0027] 可选的，所述电源线、所述感测信号线以及数据线平行且同层设置。
[0028] 每行所述亚像素中，每相邻的两个所述亚像素为一组，每组的两个所述亚像素之间设置有两根所述数据线；每组所述亚像素的一侧设置有一根所述电源线，相对的另一侧设置有一根所述感测信号线，且所述电源线和所述感测信号线间隔设置。
[0029] 针对每行所述亚像素，位于所述电源线一侧且靠近该电源线的两个所述亚像素中所述像素驱动电路、位于该电源线另一侧且靠近该电源线的两个所述亚像素中所述像素驱动电路，均与该电源线电连接。
[0030] 针对每行所述亚像素，位于所述感测信号线一侧且靠近该感测信号线的两个所述亚像素中所述像素驱动电路、位于该感测信号线另一侧且靠近该感测信号线的两个所述亚像素中所述像素驱动电路，均与该感测信号线电连接。
[0031] 可选的，针对任一根所述电源线，还设置有第一辅助电极；沿所述衬底厚度方向，所述电源线在所述衬底上的正投影覆盖所述第一辅助电极；所述第一辅助电极与所述电源线通过多个第一过孔电连接。
[0032] 针对任一根所述感测信号线，还设置有第二辅助电极；沿所述衬底厚度方向，所述感测信号线在衬底上的正投影覆盖所述第二辅助电极；所述第二辅助电极与所述感测信号线通过多个第二过孔电连接。
[0033] 所述第一辅助电极、所述第二辅助电极与所述第一栅极同层同材料。
[0034] 可选的，每个亚像素中所述第一存储电极与所述第二存储电极之间设置有滤光单元；所述滤光单元靠近所述第一存储电极一侧还设置有平坦层。
[0035] 另一方面，本实用新型实施例提供一种显示面板的制备方法，包括：
[0036] 在衬底上显示区且位于每个亚像素中形成像素驱动电路；所述像素驱动电路包括第一存储电容和第二存储电容；所述第一存储电容包括第一存储电极和第二存储电极，所述第二存储电容包括第二存储电极和第三存储电极；沿所述衬底厚度方向，所述第二存储电极位于第一存储电极与第三存储电极之间，且相对所述第三存储电极，所述第一存储电极更远离所述衬底。
[0037] 在所述衬底上且位于每个所述亚像素中，形成位于所述像素驱动电路远离所述衬底一侧的底发光型发光器件；所述发光器件包括第一电极，所述第一电极与所述像素驱动电路电连接。
[0038] 其中，所述第一电极还用作所述第一存储电极，所述第二存储电极和所述第三存储电极呈透明。
[0039] 可选的，所述像素驱动电路还包括第一晶体管，所述第一晶体管包括第一栅极、第一半导体有源图案、第一源极；所述第一晶体管为驱动晶体管。
[0040] 所述第一半导体有源图案包括第一沟道区、第一源极区和第一漏极区，所述第一源极区和所述第一漏极区的导电性大于所述第一沟道区的导电性；所述第一源极与所述第一源极区接触。
[0041] 其中，在形成第一半导体有源图案时，还同步形成所述第三存储电极，所述第三存储电极与所述第一漏极区连接且为一体结构。
[0042] 可选的，所述像素驱动电路还包括第二晶体管，所述第二晶体管包括，第二栅极、第二半导体有源图案、第二源极和第二漏极。
[0043] 所述第二般的半导体有源图案包括第二沟道区、第二源极区和第二漏极区，所述第二源极区和所述第二漏极区的导电性大于所述第二沟道区的导电性；
[0044] 所述第二源极与所述第二源极区接触，所述第二漏极与所述第二漏极区接触。
[0045] 所述第二栅极与栅线电连接，且所述第二栅极、所述栅线以及所述第一栅极同步形成。
[0046] 所述第二源极与数据线电连接，所述第二漏极与第一连接电极电连接，且二者为一体结构；所述第一连接电极还与所述第一栅极和所述第二存储电极均电连接。
[0047] 所述第一连接电极、所述第二源极、所述第二漏极、所述数据线以及所述第一源极同步形成。
[0048] 所述第二半导体有源图案与所述第一半导体有源图案同步形成。
[0049] 可选的，所述第一源极与电源线电连接；
[0050] 所述像素驱动电路还包括第三晶体管，所述第三晶体管包括第三栅极、第三半导体有源图案和第三漏极。
[0051] 所述第三半导体有源图案包括第三沟道区、第三源极区和第三漏极区，所述第三源极区和所述第三漏极区的导电性大于所述第三沟道区的导电性。
[0052] 所述第三源极区与所述第三存储电极连接且为一体结构；所述第三漏极与所述第三漏极区接触，且所述第三漏极与感测信号线电连接。
[0053] 所述第一晶体管和所述第三晶体管位于所述亚像素的相对两侧。
[0054] 位于任一行亚像素中所述第三晶体管的所述第三栅极，由与下一行亚像素电连接的所述栅线充当。
[0055] 所述第三漏极、所述电源线、所述感测信号线与所述数据线同步形成。
[0056] 所述第三半导体有源图案与所述第二半导体有源图案同步形成。
[0057] 可选的，显示面板的制备方法还包括：在所述第一半导体有源图案靠近所述衬底一侧形成第一金属图案；沿所述衬底的厚度方向，所述第一金属图案在所述衬底上的投影覆盖所述第一半导体有源图案在所述衬底上的投影。
[0058] 其中，在形成所述第一源极时，还同步形成第二连接电极，所述第二连接电极与所述第一金属图案、所述第一存储电极和所述第三存储电极均电连接。
[0059] 本实用新型实施例提供一种显示面板及其制备方法，通过将发光器件的第一电极用作第一存储电极，将第二存储电极和第三存储电极设置为透明电极，并且使第二存储电极位于第一存储电极和第三存储电极之间，可以使第二存储电极和第一存储电极构成第一存储电容，使第二存储电极和第三存储电极构成第二存储电容，从而将第一存储电容和第二存储电容均设置在发光器件所在的区域。这样一来，一方面，由于本实用新型将发光器件的第一电极用作第一存储电容的第一存储电极，且第一存储电极与第三存储电极电连接，避免了发光器件和第一存储电容以及第二存储电容电连接时产生跨线的问题，从而避免了串扰风险。再一方面，在保证显示面板正常显示的情况下，第一存储电容和第二存储电容可以不占用亚像素的面积，在亚像素的面积一定的情况下，可以使发光器件占用更多亚像素的面积，从而提高整个亚像素的开口率。另一方面，由于第一电极、第二存储电极和第三存储电极均呈透明，因而可以将第二存储电极和第三存储电极设置的尽可能的大，而且第一存储电极与第三存储电极电连接，使得第二存储电极和第三存储电极呈并联，从而可以增大像素驱动电路的存储电容的电容量，避免显示面板画质不均。附图说明
[0060] 为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0061] 图1为本实用新型实施例提供的一种显示面板的部分结构示意图；
[0062] 图2为本实用新型实施例提供的一种图1中S区域的结构示意图；
[0063] 图3a为本实用新型实施例提供的一种底发光型发光器件的结构示意图；
[0064] 图3b为本实用新型实施例提供的另一种底发光型发光器件的结构示意图；
[0065] 图4为本实用新型实施例提供的一种图2中AA'的剖面示意图；
[0066] 图5为本实用新型实施例提供的一种图2中BB'的剖面示意图；
[0067] 图6为本实用新型实施例提供的一种图2中CC'的剖面示意图；
[0068] 图7为本实用新型实施例提供的一种图2中DD'的剖面示意图；
[0069] 图8为本实用新型实施例提供的一种图1中的S区域对应的等效电路图；
[0070] 图9为本实用新型实施例提供的另一种显示面板的部分结构示意图；
[0071] 图10为本实用新型实施例提供的一种图9中S区域的结构示意图；
[0072] 图11为本实用新型实施例提供的一种图10中FF'的剖面示意图；
[0073] 图12为本实用新型实施例提供的一种图10中HH'的剖面示意图；
[0074] 图13为本实用新型实施例提供的一种图9中R区域的结构示意图；
[0075] 图14为本实用新型实施例提供的一种图13中EE'的剖面示意图；
[0076] 图15为本实用新型实施例提供的一种图13中GG'的剖面示意图；
[0077] 图16为本实用新型实施例提供的一种显示面板的制作方法的流程示意图；
[0078] 图17a为本实用新型实施例提供的一种制作第二存储电极的过程示意图；
[0079] 图17b为本实用新型实施例提供的一种制作第五过孔和第三过孔的过程示意图；
[0080] 图17c为本实用新型实施例提供的一种制作第一连接电极和第二连接电极的过程示意图；
[0082] 附图标记：
[0083] 1-显示面板；10-衬底；16-栅线；17-数据线；18-电源线；20-层间绝缘层；30-滤光单元；40-感测信号线；50-钝化层；60-缓冲层；70-平坦层；110-发光器件；111-第一电极；112-第二电极；113-发光层；114-空穴传输层；115-电子传输层；120-第一存储电容；121-第一存储电极；122-第二存储电极；123-第三存储电极；130-第二存储电容；T1-第一晶体管；
T2-第二晶体管；T3-第三晶体管；141-第一栅极；142-第一半导体有源图案；143-第一源极；
145-第一栅绝缘图案；147-第一金属图案；148-第二连接电极；151-第二栅极；152-第二半导体有源图案；153-第二源极；154-第二漏极；155-第一连接电极；156-第二栅绝缘图案；
181-第一辅助电极；191-第三栅极；192-第三半导体有源图案；193-第三漏极；195-第三栅绝缘图案；1421-第一沟道区；401-第二辅助电极；1422-第一源极区；1423-第一漏极区；
1481-第三过孔；1482-第四过孔；1483-第五过孔；1521-第二沟道区；1522-第二源极区；
1523-第二漏极区；1811-第一过孔；1921-第三沟道区；1922-第三源极区；1923-第三漏极区；4011-第二过孔。
T2-第二晶体管；T3-第三晶体管；141-第一栅极；142-第一半导体有源图案；143-第一源极；
145-第一栅绝缘图案；147-第一金属图案；148-第二连接电极；151-第二栅极；152-第二半导体有源图案；153-第二源极；154-第二漏极；155-第一连接电极；156-第二栅绝缘图案；
181-第一辅助电极；191-第三栅极；192-第三半导体有源图案；193-第三漏极；195-第三栅绝缘图案；1421-第一沟道区；401-第二辅助电极；1422-第一源极区；1423-第一漏极区；
1481-第三过孔；1482-第四过孔；1483-第五过孔；1521-第二沟道区；1522-第二源极区；
1523-第二漏极区；1811-第一过孔；1921-第三沟道区；1922-第三源极区；1923-第三漏极区；4011-第二过孔。
具体实施方式
[0084] 下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
[0085] 目前自发光显示装置中，在每个亚像素中设置有像素驱动电路，在单个亚像素面积有限的情况下，存储电容与发光器件设置在亚像素的不同区域，导致存储电容与发光器件的电连接处会产生跨线，增加串扰风险。在此基础上，若存储电容设置的较大，则相应的需要占用亚像素面积较大，对于底发光显示装置，会导致开口率较小，从而导致发光面积较小，在亮度相同的情况下，发光面积越小，需要的电流密度就越大，对应的发光器件的老化速度加快，从而影响发光器件的寿命。而若存储电容设置的较小，则存储电容的电容量较小，会导致显示面板画质不均的问题。
[0086] 如图1和图2所示，本实用新型实施例提供一种显示面板1，包括：衬底10，设置于所述衬底上显示区且位于每个亚像素S中的像素驱动电路与底发光型发光器件；发光器件包括与像素驱动电路电连接的第一电极111。
[0087] 像素驱动电路包括第一存储电容120和第二存储电容130；第一存储电容120包括第一存储电极121和第二存储电极122，第二存储电容130包括上述的第二存储电极122和第三存储电极123。
[0088] 沿衬底10厚度方向，第二存储电极122位于第一存储电极121与第三存储电极123之间。
[0089] 第一电极111还用作第一存储电极121，第一存储电极121与第三存储电极123电连接；第二存储电极122和第三存储电极123均呈透明。
[0090] 由于第一电极111还用作第一存储电极121，第二存储电极122位于第一存储电极121与第三存储电极123之间，因而，本领域技术人员应该明白，第三存储电极123位于第二存储电极122靠近衬底10的一侧。此外，由于本实用新型的发光器件110为底发光型，因而可知，第一电极111呈透明。
[0091] 需要说明的是，图1仅示意出部分亚像素S的结构以及仅示意出发光器件110的部分结构。
[0092] 可选的，如图3a和图3b所示，该发光器件110包括第一电极111和第二电极112，以及位于第一电极111和第二电极112之间的发光层113。
[0094] 可以理解的是，在第一电极111为阳极，第二电极112为阴极的情况下，该发光器件110为正置。在第一电极111为阴极，第二电极112为阳极的情况下，该发光器件110为倒置。
[0095] 在此基础上，如图3a所示，在第一电极111为阳极，第二电极112为阴极的情况下，该发光器件110还包括位于发光层113和第一电极111之间的空穴传输层114、位于发光层113和第二电极112之间的电子传输层115。当然，根据需要在一些实施例中，还可以在空穴传输层114和第一电极111之间设置空穴注入层，可以在电子传输层115和第二电极112之间设置电子注入层。
[0096] 或者，如图3b所示，在第一电极111为阴极，第二电极112为阳极的情况下，该发光器件110还包括位于发光层113和第二电极112之间的空穴传输层114、位于发光层113和第一电极111之间的电子传输层115。当然，还可以在空穴传输层114和第二电极112之间设置空穴注入层，可以在电子传输层115和第一电极111之间设置电子注入层。
[0097] 需要说明的是，本实用新型后续涉及的像素驱动电路，以该发光器件110为正置发光器件进行说明。
[0098] 在此基础上，可选的，发光层113可以为有机发光层或者量子点发光层。
[0099] 其中，显示面板1还包括设置于衬底10上的像素界定层，像素界定层限定出多个亚像素S的区域。像素界定层的材料例如可以采用树脂材料。示例的，第一电极111的材料可以采用氧化铟锡(ITO),第二电极112的材料可以采用金属银(Ag)。
[0100] 在本实用新型实施例提供的显示面板1中，通过将发光器件110的第一电极111用作第一存储电极121，将第二存储电极122和第三存储电极123设置为透明电极，并且使第二存储电极122位于第一存储电极121和第三存储电极123之间，可以使第二存储电极122和第一存储电极121构成第一存储电容120，使第二存储电极122和第三存储电极123构成第二存储电容130，从而将第一存储电容120和第二存储电容130均设置在发光器件110所在的区域。这样一来，一方面，由于本实用新型将发光器件110的第一电极111用作第一存储电容120的第一存储电极121，且第一存储电极121与第三存储电极123电连接，避免了发光器件
110和第一存储电容120以及第二存储电容130电连接时产生跨线的问题，从而避免了串扰风险。再一方面，在保证显示面板1正常显示的情况下，第一存储电容120和第二存储电容
130可以不占用亚像素S的面积，在亚像素S的面积一定的情况下，可以使发光器件110占用更多亚像素S的面积，从而提高整个亚像素S的开口率。另一方面，由于第一电极111、第二存储电极122和第三存储电极123均呈透明，因而可以将第二存储电极122和第三存储电极123设置的尽可能的大，而且第一存储电极121与第三存储电极123电连接，使得第二存储电极
122和第三存储电极123呈并联，从而可以增大像素驱动电路中存储电容的电容量，避免显示面板1画质不均。
110和第一存储电容120以及第二存储电容130电连接时产生跨线的问题，从而避免了串扰风险。再一方面，在保证显示面板1正常显示的情况下，第一存储电容120和第二存储电容
130可以不占用亚像素S的面积，在亚像素S的面积一定的情况下，可以使发光器件110占用更多亚像素S的面积，从而提高整个亚像素S的开口率。另一方面，由于第一电极111、第二存储电极122和第三存储电极123均呈透明，因而可以将第二存储电极122和第三存储电极123设置的尽可能的大，而且第一存储电极121与第三存储电极123电连接，使得第二存储电极
122和第三存储电极123呈并联，从而可以增大像素驱动电路中存储电容的电容量，避免显示面板1画质不均。
[0101] 当将本实用新型的显示面板应用在8K高像素密度(Pixels Per Inch，PPI)的显示面板中，可将像素的平均开口率提升至约28％左右，相比现有技术(开口率约为12％)，开口率提升了约160％。
[0102] 可选的，如图1、图2和图4所示，像素驱动电路还包括第一晶体管T1，第一晶体管T1包括第一栅极141、第一半导体有源图案142、第一源极143；所述第一晶体管141为驱动晶体管。
[0103] 如图4所示，第一半导体有源图案142包括第一沟道区1421、第一源极区1422和第一漏极区1423，第一源极区1422和第一漏极区1423的导电性大于第一沟道区1421的导电性；第一源极143与第一源极区1422接触。
[0104] 第三存储电极123通过对半导体图案进行导体化得到，第三存储电极123与第一漏极区1423连接且为一体结构。
[0105] 即，相当于第三存储电极123与第一晶体管T1的漏极电连接。
[0106] 第一源极143与电源线18电连接。
[0107] 在制备时，先形成位于第一晶体管T1位置处和第三存储电极123位置处的半导体图案，然后对该半导体图案除第一晶体管T1的第一沟道区1421位置外的其他区域进行导体化。
[0109] 需要说明的是，图2和图4中的第一晶体管T1以顶栅型薄膜晶体管为例进行示意，在此情况下，如图4所示，第一半导体有源图案142设置于第一栅极141靠近衬底10一侧，第一半导体有源图案142与第一栅极141通过第一栅绝缘图案145隔离，第一源极143与第一栅极141之间通过层间绝缘层20隔离。基于此，可在形成第一栅极141后，进行上述的导体化工艺。
[0110] 其中，如图4所示，第一栅绝缘图案145与第一栅极141可以同步形成，基于此，第一源极143通过贯穿层间绝缘层20的过孔与第一半导体有源图案142接触。
[0111] 本领域技术人员明白，在栅绝缘层未图案化的情况下，第一源极143通过贯穿层间绝缘层20和栅绝缘层的过孔与第一半导体有源图案142接触。
[0112] 本实用新型实施例中，在制作第一晶体管T1的第一半导体有源图案142的同时制作第三存储电极123，可以在不额外增加构图工艺的基础上，形成第三存储电极123。可选的，如图1、图2和图5所示，像素驱动电路还包括第二晶体管T2，第二晶体管T2包括第二栅极151、第二半导体有源图案152、第二源极153和第二漏极154。
[0113] 可以理解的是，基于上述第一晶体管T1中第一半导体有源图案142的结构，第二晶体管T2中的第二半导体有源图案152也与第一半导体有源图案142类似。在此情况下，第二晶体管T2和第一晶体管T1可同步形成。
[0114] 即，如图5所示，第二半导体有源图案152包括第二沟道区1521、第二源极区1522和第二漏极区1523，第二源极区1522和第二漏极区1523的导电性大于第二沟道区1521的导电性；第二源极153与第二半导体有源图案152中对应第二源极区1522的部分接触，第二漏极154与第二半导体有源图案152中对应第二漏极区1523的部分接触。
[0115] 需要说明的是，图2和图5中的第二晶体管T2以顶栅型薄膜晶体管为例进行示意，在此情况下，第二半导体有源图案152设置于第二栅极151靠近衬底10一侧，第二半导体有源图案152与第二栅极151通过第二栅绝缘图案156隔离，第二源极153和第二漏极154与第二栅极151之间通过层间绝缘层20隔离。
[0116] 其中，如图5所示，第二栅绝缘图案156与第二栅极151可以同步形成，基于此，第二源极153和第二漏极154分别通过贯穿层间绝缘层20的过孔与第二半导体有源图案152接触。当然，与第一晶体管T1类似，在栅绝缘层未图案化的情况下，第二源极153和第二漏极154通过贯穿层间绝缘层20和栅绝缘层的过孔与第二半导体有源图案152接触。
[0117] 在此基础上，如图1和图2所示，第二晶体管T2的第二栅极151与栅线16电连接。
[0118] 第二晶体管T2的第二源极153与数据线17电连接。
[0119] 如图1、图2和图6所示，第二晶体管T2的第二漏极154与第一连接电极155电连接，且二者为一体结构；第一连接电极155与第一晶体管T1的第一栅极141和第二存储电极122均电连接。即，通过第一连接电极155实现第一晶体管T1与第二晶体管T2、第一存储电容120和第二存储电容130的连接。可选的，如图2和图6所示，第一连接电极155与第二存储电极122直接接触，第一连接电极155与所述第一栅极141通过第五过孔1483电连接。其中，第一连接电极155与第二存储电极122直接接触是指第一连接电极155覆盖部分第二存储电极
122从而实现二者的搭接。
122从而实现二者的搭接。
[0120] 在此基础上，第二栅极151由栅线16充当，这样，可以减小像素驱动电路所占的面积。
[0121] 可选的，如图6所示，第一存储电极121与第三存储电极123可通过第二连接电极148电连接。其中，如图6所示，第二连接电极148可通过贯穿层间绝缘层20的第三过孔1481与第三存储电极123接触，第二连接电极148通过第四过孔1482与第一存储电极121接触，以实现第一存储电极121与第三存储电极123电连接。
[0122] 在此基础上，可选的，第二连接电极148与第一连接电极155同层同材料。
[0123] 电源线18用于给像素驱动电路供电。
[0124] 可选的，如图1、图2和图7所示，在像素驱动电路包括第二晶体管T2的情况下，像素驱动电路还包括第三晶体管T3，第三晶体管T3包括第三栅极191、第三半导体有源图案192和第三漏极193。
[0125] 需要说明的是，图2和图7中的第三晶体管T3以顶栅型薄膜晶体管为例进行示意，在此情况下，第三半导体有源图案192设置于第三栅极191靠近衬底10一侧，第三半导体有源图案192与第三栅极191通过第三栅绝缘图案195隔离，第三漏极193与第三栅极191之间通过层间绝缘层20隔离。
[0126] 其中，在第一栅绝缘图案145与第一栅极141同步形成的情况下，如图7所示，第三栅绝缘图案195与第三栅极191同步形成，基于此，第三漏极193通过贯穿层间绝缘层20的过孔与第三半导体有源图案192接触。当然，与第一晶体管T1类似，在栅绝缘层未图案化的情况下，第三漏极193通过贯穿层间绝缘层20和栅绝缘层的过孔与第三半导体有源图案192接触。
[0127] 第三半导体有源图案192包括第三沟道区1921、第三源极区1922和第三漏极区1923，第三源极区1922和第三漏极区1923的导电性大于第三沟道区1921的导电性。
[0128] 第三源极区1922与第三存储电极123连接且为一体结构，即，相当于第三存储电极123与第三晶体管T3的源极电连接。第三漏极193与第三漏极区1923接触，且第三漏极193与感测信号线40电连接。
[0129] 第一晶体管T1和第三晶体管T3于亚像素S的相对两侧。
[0130] 当像素驱动电路包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第一存储电容120和第二存储电容130时，其等效电路图如图8所。第一存储电容120与第二存储电容130共同构成存储电容C。此时，该像素驱动电路为3T1C驱动电路，基于此，可通过感测信号线40感测第一晶体管T1的参数，以通过外部方式进行阈值电压的补偿。
[0131] 在上述基础上，示例的，第一栅极141、第二栅极151、第三栅极191，第一源极143、第二源极153、第二漏极154、第三漏极193以及栅线16、数据线17、感测信号线40、电源线18的材料可以选自铜(Cu)、铝(Al)、钼(Mo)、钛(Ti)、铬(Cr)和钨(W)的金属单质以及这些金属单质构成的金属合金。
[0132] 第一栅绝缘图案145，第二栅绝缘图案156、第三栅绝缘图案195和层间绝缘层20可以为氮化硅(SiNx)和二氧化硅(SiO2)等无机氧化物中的一种或多种层叠。第一半导体有源图案142、第二半导体有源图案152和第三半导体有源图案192的材料可以选自透明半导体氧化物，例如铟锌氧化物(IGZO)。
[0133] 可选的，如图1所示，位于任一行亚像素S中第三晶体管T3的第三栅极191，由与下一行亚像素S电连接的栅线16充当。
[0134] 基于此，可以减少设置栅线16的数量，简化制作工艺。
[0135] 可选的，第一晶体管T1为顶栅型薄膜晶体管。
[0136] 在此基础上，如图9、图10和图12所示，显示面板1还包括设置于第一半导体有源图案142靠近衬底10一侧的第一金属图案147；沿衬底10的厚度方向，第一金属图案147在衬底10上的投影覆盖第一半导体有源图案142在衬底10上的投影。
[0137] 如图11所示，第一金属图案147、第一存储电极121与第三存储电极123，三者通过第二连接电极148电连接，第二连接电极148与第一源极143同层同材料。
[0138] 如图11所示，当显示面板1包括第一金属图案147时，显示面板1还包括位于第一金属图案147远离衬底10一侧，且覆盖第一金属图案147的缓冲层60。此时，第二连接电极148通过贯穿层间绝缘层20和缓冲层60的第三过孔1481与第一金属图案147以及第三存储电极123接触，第一存储电极121通过第四过孔1482与第二连接电极148接触，从而实现第一金属图案147、第一存储电极121与第三存储电极123的电连接。
[0139] 第一金属图案147可以防止外界光线入射至第一半导体有源图案142，影响第一晶体管T1的性能。同时，当显示面板1设置有第一金属图案147时，通过使第一金属图案147、第一存储电极121与第三存储电极123的电连接，以避免在使用过程中，在第一金属图案147处产生寄生电容。
[0140] 可选的，如图1和图9所示，电源线18、感测信号线40以及数据线17平行且同层设置。
[0141] 每行亚像素中，每相邻的两个亚像素S为一组，每组的两个亚像素之S间设置有两根数据线17；每组亚像素S的一侧设置有一根电源线18，相对的另一侧设置有一根感测信号线40，且电源线18和感测信号线40间隔设置。
[0142] 针对每行亚像素，位于电源线18一侧且靠近该电源线18的两个亚像素S中像素驱动电路、位于该电源线18另一侧且靠近该电源线18的两个亚像素S中像素驱动电路，均与该电源线18电连接。
[0143] 针对每行亚像素，位于感测信号线40一侧且靠近该感测信号线40的两个亚像素S中像素驱动电路、位于该感测信号线40另一侧且靠近该感测信号线40的两个亚像素S中像素驱动电路，均与该感测信号线40电连接。
[0144] 在此基础上，可以减少电源线18和感测信号线40的数量，从而简化制作工艺。
[0145] 可选的，如图9和图13-图15所示，针对任一根电源线18，还设置有第一辅助电极181；沿衬底10厚度方向，电源线18在衬底10上的正投影覆盖第一辅助电极181；第一辅助电极181与电源线18通过多个第一过孔1811电连接。
[0146] 针对任一根感测信号线40，还设置有第二辅助电极401；沿衬底10厚度方向，感测信号线40在衬底10上的正投影覆盖第二辅助电极401；第二辅助电极401与感测信号线40通过多个第二过孔4011电连接。
[0147] 第一辅助电极181、第二辅助电极401与第一栅极141同层同材料。
[0148] 基于此，可以在制作第一栅极141的同时制作第一辅助电极181和第二辅助电极401，简化了制作工艺。
[0149] 可选的，如图6和图11所示，每个亚像素S中第一存储电极121与第二存储电极122之间设置有滤光单元，滤光单元30靠近第一存储电极121一侧还设置有平坦层70。
[0150] 基于此，位于红色亚像素中的滤光单元30为红色滤光单元，位于绿色亚像素中的滤光单元30为绿色滤光单元，位于蓝色亚像素中的滤光单元30为蓝色滤光单元。并且，在此情况下，发光器件110中的发光层113发白光，所有亚像素中的发光层113可连为一体整层铺设。
[0151] 可选的，第一晶体管T1、第二晶体管T2和第三晶体管T3均为顶栅型薄膜晶体管。
[0152] 如图16所示，本实用新型实施例提供一种显示面板1的制作方法，包括：
[0153] S10、如图1和图2所示，在衬底10上显示区且位于每个亚像素S中形成像素驱动电路；像素驱动电路包括第一存储电容120和第二存储电容130；第一存储电容120包括第一存储电极121和第二存储电极122，第二存储电容130包括第二存储电极122和第三存储电极123；沿衬底10厚度方向，第二存储电极122位于第一存储电极121与第三存储电极123之间，且相对第三存储电极123，第一存储电极121更远离衬底10。
[0154] S20、在衬底10上且位于每个亚像素S中，形成位于像素驱动电路远离衬底10一侧的底发光型发光器件；发光器件包括第一电极111，第一电极111与像素驱动电路连接。
[0155] 其中，第一电极111还用作第一存储电极121，第二存储电极122和第三存储电极123呈透明。
[0156] 本实用新型实施例提供一种显示面板1的制备方法，通过将发光器件的第一电极111用作第一存储电极121，将第二存储电极122和第三存储电极123设置为透明电极，并且使第二存储电极122位于第一存储电极121和第三存储电极123之间，可以使第二存储电极
122和第一存储电极121构成第一存储电容120，使第二存储电极122和第三存储电极123构成第二存储电容130，从而将第一存储电容120和第二存储电容130均设置在发光器件所在的区域。这样一来，一方面，由于本实用新型将发光器件的第一电极111用作第一存储电容
120的第一存储电极121，且第一存储电极121与第三存储电极123电连接，避免了发光器件
110和第一存储电容120以及第二存储电容130电连接时产生跨线的问题，从而避免了串扰风险。再一方面，在保证显示面板1正常显示的情况下，第一存储电容120和第二存储电容
130可以不占用亚像素S的面积，在亚像素S的面积一定的情况下，可以使发光器件占用更多亚像素S的面积，从而提高整个亚像素S的开口率。另一方面，由于第一电极111、第二存储电极122和第三存储电极123均呈透明，因而可以将第二存储电极122和第三存储电极123设置的尽可能的大，而且第一存储电极121与第三存储电极123电连接，使得第二存储电极122和第三存储电极123呈并联，从而可以增大像素驱动电路中存储电容的电容量，避免显示面板
1画质不均。
122和第一存储电极121构成第一存储电容120，使第二存储电极122和第三存储电极123构成第二存储电容130，从而将第一存储电容120和第二存储电容130均设置在发光器件所在的区域。这样一来，一方面，由于本实用新型将发光器件的第一电极111用作第一存储电容
120的第一存储电极121，且第一存储电极121与第三存储电极123电连接，避免了发光器件
110和第一存储电容120以及第二存储电容130电连接时产生跨线的问题，从而避免了串扰风险。再一方面，在保证显示面板1正常显示的情况下，第一存储电容120和第二存储电容
130可以不占用亚像素S的面积，在亚像素S的面积一定的情况下，可以使发光器件占用更多亚像素S的面积，从而提高整个亚像素S的开口率。另一方面，由于第一电极111、第二存储电极122和第三存储电极123均呈透明，因而可以将第二存储电极122和第三存储电极123设置的尽可能的大，而且第一存储电极121与第三存储电极123电连接，使得第二存储电极122和第三存储电极123呈并联，从而可以增大像素驱动电路中存储电容的电容量，避免显示面板
1画质不均。
[0157] 可选的，如图1、图2和图4所示，像素驱动电路还包括第一晶体管T1，第一晶体管T1包括第一栅极141、第一半导体有源图案142、第一源极143；第一晶体管为驱动晶体管。
[0158] 第一半导体有源图案142包括第一沟道区1421、第一源极区1422和第一漏极区1423，第一源极区1422和第一漏极区1423的导电性大于第一沟道区1421的导电性；第一源极143与第一源极区1422接触。
[0159] 其中，在形成第一半导体有源图案142时，还同步形成第三存储电极123，第三存储电极123与第一漏极区1423连接且为一体结构。
[0160] 即，相当于第三存储电极123与第一晶体管T1的漏极电连接。
[0161] 在制备时，先形成位于第一晶体管T1位置处和第三存储电极123位置处的半导体图案，然后对该半导体图案除第一晶体管T1的第一沟道区1421位置外的其他区域进行导体化。示例的，可以采用离子注入的方式进行导体化，离子可以为硼离子或磷离子。
[0162] 可选的，如图1、图2和图5所示，像素驱动电路还包括第二晶体管T2，第二晶体管T2包括第二栅极151、第二半导体有源图案152、第二源极153和第二漏极154。
[0163] 第二栅极151与栅线16电连接，且第二栅极151、栅线16以及第一栅极141同步形成。
[0164] 第二源极153与数据线17电连接，第二漏极154与第一连接电极电155连接，且二者为一体结构；第一连接电极155还与第一栅极141和第二存储电极122均电连接。即，通过第一连接电极155实现第一晶体管T1与第二晶体管T2、第一存储电容120和第二存储电容130的连接。
[0165] 第一连接电极155、第二源极153、第二漏极154、数据线17以及第一源极143同步形成。
[0166] 第二半导体有源图案152与第一半导体有源图案142同步形成。
[0167] 其中，如图5所示，第二半导体有源图案152包括第二沟道区1521、第二源极区1522和第二漏极区1523，第二源极区1522和第二漏极区1523的导电性大于第二沟道区1521的导电性。
[0168] 第二源极153与第二源极区1522接触，第二漏极154与第二漏极区1523接触。
[0169] 可选的，如图1、图2和图7所示，第一源极143与电源线18电连接。
[0170] 像素驱动电路还包括第三晶体管T3，第三晶体管T3包括第三栅极191、第三半导体有源图案192和第三漏极193。
[0171] 第三半导体有源图案192包括第三沟道区1921、第三源极区1922和第三漏极区1923，第三源极区1922和第三漏极区1923的导电性大于第三沟道区1921的导电性。
[0172] 第三源极区1922与第三存储电极123连接且为一体结构，即，相当于第三存储电极123与第三晶体管T3的源极电连接。第三漏极1923与第三漏极区1923接触，且第三漏极1923与感测信号线40电连接。
[0173] 第一晶体管T1和第三晶体管T3位于亚像素的相对两侧。
[0174] 位于任一行亚像素中第三晶体管T3的第三栅极191，由与下一行亚像素电连接的栅线16充当。
[0175] 第三漏极193、电源线18、感测信号线40与数据线17同步形成。
[0176] 第三半导体有源图案192与第二半导体有源图案152同步形成。
[0177] 可选的，显示面板1的制备方法还包括：
[0178] S12、如图9-图12所示，在第一半导体有源图案142靠近衬底10一侧形成第一金属图案147；沿衬底10的厚度方向，第一金属图案147在衬底10上的投影覆盖第一半导体有源图案142在衬底10上的投影。
[0179] 其中，在形成第一源极143时，还同步形成第二连接电极148，第二连接电极148与第一金属图案147、第一存储电极121和第三存储电极123均电连接。
[0180] 如图11所示，当显示面板1包括第一金属图案147时，显示面板1还包括位于第一金属图案147远离衬底一侧，且覆盖第一金属图案147的缓冲层60。此时，第二连接电极148通过贯穿层间绝缘层20和缓冲层60的第三过孔1481与第一金属图案147以及第三存储电极123接触，第一存储电极121通过第四过孔1482与第二连接电极148接触，从而实现第一金属图案147、第一存储电极121与第三存储电极123的电连接。
[0181] 在显示面板1包括上述的第一连接电极155和第二连接电极148的情况下，为实现第一连接电极155与第一栅极141和第二存储电极122均电连接，第二连接电极148与第一金属图案147、第一存储电极121与第三存储电极123的电连接，可通过如下方式制备：
[0182] 如图17a所示，在形成有第一金属图案147、缓冲层60、第一半导体有源图案142、第三存储电极123、第一栅极141的衬底10上，形成层间绝缘薄膜，之后，形成第二存储电极122。然后，如图17b所示，对层间绝缘薄膜进行构图工艺，形成贯穿层间绝缘薄膜的第五过孔1483，该第五过孔1483露出第一栅极141；并同步形成贯穿层间绝缘薄膜和缓冲层60的第三过孔1481，该第三过孔1481露出第一金属图案147和第三存储电极123，其中，通过构图工艺后该层间绝缘薄膜形成层间绝缘层20。之后，如图17c所示，同步形成第一连接电极155和第二连接电极148，第一连接电极155搭接在第二存储电极122上，与第二存储电极122直接接触，同时，第一连接电极155通过第五过孔1483与第一栅极141电连接；第二连接电极148通过第三过孔1481与第一金属图案147和第三存储电极123电连接。可以理解的是，当形成第一连接电极155和第二连接电极148时，还同步形成第二源极153、第二漏极154、数据线17以及第一源极143等。
[0183] 在此基础上，如图17d所示，可依次形成钝化层50和位于亚像素中的滤光单元30、平坦层70，钝化层50和平坦层70包括贯穿该两层的第四过孔1482，第四过孔1482露出第二连接电极148。之后，如图11所示，可形成第一存储电极121(或第一电极111)，该第一存储电极121通过第四过孔1482与第二连接电极148电连接。然后可依次形成像素界定层、发光层和阴极等。
[0184] 第一金属图案147可以防止外界光线入射至第一半导体有源图案142，影响第一晶体管T1的性能。同时，当显示面板1设置有第一金属图案147时，通过使第一金属图案147、第一存储电极121与第三存储电极123的电连接，以避免在使用过程中，在第一金属图案147处产生寄生电容。
[0185] 以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以所述权利要求的保护范围为准。
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