金属引线、半导体器件及其制作方法
阅读：1发布：2022-05-31
专利汇可以提供金属引线、半导体器件及其制作方法专利检索，专利查询，专利分析的服务。并且本 发明 提供了一种金属引线、 半导体 器件及其制作方法，在形成导电结构的凹槽的同时形成布线层凹槽，之后填充导电材料在导电结构的开孔、凹槽的过程中同时填充布线层凹槽，在形成导电结构的同时形成布线层，不需要再额外开孔将导电结构引出，也不需要在沉积 铝 层之后再 刻蚀 形成布线层，节省了两张掩膜板，节约了生产成本。，下面是金属引线、半导体器件及其制作方法专利的具体信息内容。
1.一种金属引线的制作方法，其特征在于，包括：
提供一半导体衬底，于所述半导体衬底表面向所述半导体衬底内部开设一开孔；
同时形成第一凹槽和布线层凹槽，其中，所述第一凹槽从所述半导体衬底表面延伸至所述半导体衬底内部，且与所述开孔连通，所述布线层凹槽从所述半导体衬底表面延伸至所述半导体衬底内部；以及，
填充导电材料于所述开孔、所述第一凹槽、所述布线层凹槽以形成导电结构与布线层。
2.如权利要求1所述的金属引线的制作方法，其特征在于，所述开孔与所述第一凹槽形成大马士革结构。
3.一种半导体器件的制作方法，其特征在于，包括：
提供键合后第一半导体和第二半导体，所述第一半导体和所述第二半导体键合处形成键合界面，所述第一半导体包括第一衬底、位于所述第一衬底正面的第一层间介质层和嵌设于所述第一层间介质层中的第一导电层，所述第二半导体包括第二衬底、位于所述第二衬底正面的第二层间介质层和嵌设于所述第二层间介质层中的第二导电层，所述第二半导体远离所述键合界面的一面形成有第三层间介质层；
开设第一凹槽，所述第一凹槽贯穿所述第三层间介质层和部分所述第二半导体，且所述第一凹槽位于所述第一导电层和所述第二导电层上方；
形成开孔，所述开孔贯穿所述第三层间介质层、所述第二半导体和部分所述第一半导体，位于所述第一导电层上方并靠近所述第一导电层，所述开孔与所述第一凹槽连通；
同时形成第二凹槽和布线层凹槽，其中，所述第二凹槽从所述第三层间介质层表面延伸至所述第二半导体内部，位于所述第二导电层上方并靠近所述第二层导电层，与所述第一凹槽和/或开孔连通；所述布线层凹槽形成于所述第三层间介质层内；暴露所述开孔下方的第一导电层和所述第二凹槽下方的所述第二导电层；以及，
填充导电材料在所述开孔、所述第二凹槽、所述第一凹槽以及所述布线层凹槽内，以形成导电结构与布线层。
4.如权利要求3所述的半导体器件的制作方法，其特征在于，在所述第一凹槽底部形成所述开孔。
5.如权利要求3所述的半导体器件的制作方法，其特征在于，暴露所述开孔下方的第一导电层和所述第二凹槽下方的所述第二导电层时，所述布线层凹槽应位于第三层间介质层内。
6.如权利要求3所述的半导体器件的制作方法，其特征在于，在形成所述开孔之后，在形成所述第二凹槽之前，还包括：形成抗反射层，所述抗反射层填充于所述开孔内。
7.如权利要求3所述的半导体器件的制作方法，其特征在于，在所述第一凹槽底部形成所述第二凹槽。
8.如权利要求7所述的半导体器件的制作方法，其特征在于，当同时形成所述第二凹槽和所述布线层凹槽，对所述第二凹槽和所述布线层凹槽去除深度相同时，所述第三层间介质层厚度应大于所述第二层导电层表面与第一凹槽底部之间的距离。
9.一种半导体器件，其特征在于，包括：
相键合的第一半导体和第二半导体，所述第一半导体和所述第二半导体键合处形成键合界面，所述第一半导体包括第一衬底、位于所述第一衬底正面的第一层间介质层和嵌设于所述第一层间介质层中的第一导电层，所述第二半导体包括第二衬底、位于所述第二衬底正面的第二层间介质层和嵌设于所述第二层间介质层中的第二导电层，所述第二半导体远离所述键合界面的一面形成有第三层间介质层；
第一凹槽，贯穿所述第三层间介质层和部分所述第二半导体，且所述第一凹槽位于所述第一导电层和所述第二导电层上方；
开孔，贯穿所述第三层间介质层、所述第二半导体和部分所述第一半导体，位于所述第一导电层的上方且暴露所述第一导电层，所述开孔与所述第一凹槽连通；
第二凹槽，从所述第三层间介质层表面延伸至所述第二半导体内部，位于所述第二导电层上方并暴露所述第二层导电层，与所述第一凹槽和/或开孔连通；
布线层凹槽，位于所述第三层间介质层内，且所述第二凹槽和所述布线层凹槽同时形成；以及，
导电材料，所述导电材料填充于所述第一凹槽、所述第二凹槽以及所述开孔内，并连接所述第一导电层与所述第二导电层形成导电结构，所述导电材料填充于所述布线层凹槽内形成布线层。
10.如权利要求9所述的半导体器件，其特征在于，所述第二凹槽位于所述第一凹槽的底部，所述开孔位于所述第二凹槽的底部，所述开孔的开口尺寸小于所述第二凹槽的开口尺寸，所述第二凹槽的开口尺寸小于所述第一凹槽的开口尺寸。
金属引线、半导体器件及其制作方法
技术领域
[0001] 本发明涉及半导体制造技术领域，具体涉及一种金属引线、半导体器件及 其制作方法。
背景技术
[0002] 目前在3D IC技术中大都采用硅通孔(Through Silicon Via，TSV)，硅通孔 技术是用于将不同芯片封装在一起的一种新型封装技术，其通过制作贯穿衬底 的、其中填充有导电材料的通孔，然后将多个芯片或晶圆堆叠在一起，利用通 孔来实现芯片之间的电连接。TSV能够使芯片在三维方向堆叠的密度最大，外 形尺寸最小，并且大大改善芯片速度和低功耗的性能。
[0003] 当TSV工艺完成后，如果需要继续增加后续的布线层工艺，传统的工艺方 案主要是继续沉积氮化硅/氧化硅(SIN/OX)层将TSV结构覆盖，再通过开孔 的方式将TSV结构引出，最后沉积AL并最终形成布线层。然而完成该工艺至 少需要2张掩膜板(mask)，成本较高。
[0004] 因此，为了解决上述技术问题，有必要提出一种新的制作方法。
发明内容
[0005] 基于以上所述的问题，本发明的目的在于提供一种金属引线、半导体器件 及其制作方法，在形成导电结构的同时形成布线层，不需要增加掩膜板，由此 节约成本。
[0006] 为实现上述目的，本发明提供一种金属引线的制作方法，包括：
[0007] 提供一半导体衬底，于所述半导体衬底表面向所述半导体衬底内部开设一 开孔；
[0008] 同时形成第一凹槽和布线层凹槽，其中，所述第一凹槽从所述半导体衬底 表面延伸至所述半导体衬底内部，且与所述开孔连通，所述布线层凹槽从所述 半导体衬底表面延伸至所述半导体衬底内部；以及，
[0009] 填充导电材料于所述第一开孔、所述第一凹槽、所述布线层凹槽以形成导 电结构与布线层。
[0011] 相应的，本发明还提供一种半导体器件的制作方法，包括：
[0012] 提供键合后第一半导体和第二半导体，所述第一半导体和所述第二半导体 键合处形成键合界面，所述第一半导体包括第一衬底、位于所述第一衬底正面 的第一层间介质层和嵌设于所述第一层间介质层中的第一导电层，所述第二半 导体包括第二衬底、位于所述第二衬底正面的第二层间介质层和嵌设于所述第 二层间介质层中的第二导电层，所述第二半导体远离所述键合界面的一面形成 有第三层间介质层；
[0013] 开设第一凹槽，所述第一凹槽贯穿所述第三层间介质层和部分所述第二半 导体，且所述第一凹槽位于所述第一导电层和所述第二导电层上方；
[0014] 形成开孔，所述开孔贯穿所述第三层间介质层、所述第二半导体和部分所 述第一半导体，位于所述第一导电层上方并靠近所述第一导电层，所述开孔与 所述第一凹槽连通；
[0015] 同时形成第二凹槽和布线层凹槽，其中，所述第二凹槽从所述第三层间介 质层表面延伸至所述第二半导体内部，位于所述第二导电层上方并靠近所述第 二层导电层，与所述第一凹槽和/或开孔连通；所述布线层凹槽形成于所述第三 层间介质层内；暴露所述开孔下方的第一导电层和所述第二凹槽下方的所述第 二导电层；以及，
[0016] 填充导电材料在所述开孔、所述第二凹槽、所述第一凹槽以及所述布线层 凹槽内，以形成导电结构与布线层。
[0017] 可选的，在所述半导体器件的制作方法中，在所述第一凹槽底部形成所述 开孔。
[0018] 可选的，暴露所述开孔下方的第一导电层和所述第二凹槽下方的所述第二 导电层时，所述布线层凹槽应位于第三层间介质层内。
[0019] 可选的，在所述半导体器件的制作方法中，在形成所述开孔之后，在形成 所述第二凹槽之前，还包括：形成抗反射层，所述抗反射层填充于所述开孔内。
[0020] 可选的，在所述半导体器件的制作方法中，在所述第一凹槽底部形成所述 第二凹槽。
[0021] 可选的，在所述半导体器件的制作方法中，当同时形成所述第二凹槽和所 述布线层凹槽，对所述第二凹槽和所述布线层凹槽去除深度相同时，所述第三 层间介质层厚度应大于所述第二层导电层表面与第一凹槽底部之间的距离。
[0022] 相应的，本发明还提供一种半导体器件，包括：
[0023] 相键合的第一半导体和第二半导体，所述第一半导体和所述第二半导体键 合处形成键合界面，所述第一半导体包括第一衬底、位于所述第一衬底正面的 第一层间介质层和嵌设于所述第一层间介质层中的第一导电层，所述第二半导 体包括第二衬底、位于所述第二衬底正面的第二层间介质层和嵌设于所述第二 层间介质层中的第二导电层，所述第二半导体远离所述键合界面的一面形成有 第三层间介质层；
[0024] 第一凹槽，贯穿所述第三层间介质层和部分所述第二半导体，且所述第一 凹槽位于所述第一导电层和所述第二导电层上方；
[0025] 开孔，贯穿所述第三层间介质层、所述第二半导体和部分所述第一半导体， 位于所述第一导电层的上方且暴露所述第一导电层，所述开孔与所述第一凹槽 连通；
[0026] 第二凹槽，从所述第三层间介质层表面延伸至所述第二半导体内部，位于 所述第二导电层上方并暴露所述第二层导电层，与所述第一凹槽和/或开孔连通；
[0027] 布线层凹槽，位于所述第三层间介质层内，且所述第二凹槽和所述布线层 凹槽同时形成；以及，
[0028] 导电材料，所述导电材料填充于所述第一凹槽、所述第二凹槽以及所述开 孔内，并连接所述第一导电层与所述第二导电层形成导电结构，所述导电材料 填充于所述布线层凹槽内形成布线层。
[0029] 可选的，在所述半导体器件中，所述第二凹槽位于所述第一凹槽的底部， 所述开孔位于所述第二凹槽的底部，所述开孔的开口尺寸小于所述第二凹槽的 开口尺寸，所述第二凹槽的开口尺寸小于所述第一凹槽的开口尺寸。
[0030] 与现有技术相比，本发明提供的金属引线、半导体器件及其制作方法中， 在形成导电结构的凹槽的同时形成布线层凹槽，之后填充导电材料在导电结构 的开孔、凹槽的过程中同时填充布线层凹槽，在形成导电结构的同时形成布线 层，不需要再额外开孔将导电结构引出，也不需要在沉积铝层之后再刻蚀形成 布线层，节省了两张掩膜板，节约了生产成本。附图说明
[0031] 图1～8为一半导体器件的制作方法的各步骤结构示意图。
[0033] 图10为本发明一实施例所提供的金属引线的结构示意图。
[0034] 图11为本发明一实施例所提供的半导体器件的制作方法的流程图。
[0035] 图12～17为本发明一实施例所提供的半导体器件的制作方法的各步骤结构 示意图。
[0036] 图18a～图18c为本发明一实施例所提供的第一半导体与第二半导体键合之 后的结构示意图。
具体实施方式
[0037] 图1～8为一半导体器件的制作方法的各步骤结构示意图。请参照图1至图8 所示，半导体器件的制作方法如下。
[0038] 首先，请参考图1所示，提供一第一衬底10与一第二衬底20。首先，在所 述第一衬底10上形成第一层间介质层11，刻蚀所述第一层间介质层11形成凹 槽并填充金属材料以形成第一导电层12，接着，形成第一阻挡层13，所述第一 阻挡层13覆盖所述第一层间介质层11与所述第一导电层12。接着，在所述第 一阻挡层13上形成第二层间介质层14。同时，在所述第二衬底20的一面上形 成第三层间介质层21，接着刻蚀所述第三层间介质层21形成凹槽并填充金属材 料以形成第二导电层22，本实施例中形成有两条所述第二导电层22，且后续所 述第一衬底10与所述第二衬底20键合之后每条所述第二导电层22在所述第一 层间介质层11上的投影均与所述第一导电层12具有重叠部分。接着，形成第 二阻挡层23，所述第二阻挡层23覆盖所述第三层间介质层21与第二导电层22。 接着，在所述第二阻挡层23上形成第四层间介质层24。最后，还包括在所述第 四层间介质层24上形成第三阻挡层25，当然，也可以在所述第二层间介质层 14上形成第三阻挡层。之后将所述第一衬底10形成有所述第三介质层14的一 面与所述第二衬底20形成有所述第三阻挡层25的一面进行键合。
[0039] 所述第二衬底20远离所述键合面的一面上还形成有第五层间介质层26，可 以在键合之前形成所述第五层间介质层26，也可以在键合之后形成所述第五层 间介质层26。所有层间介质层的材质均可以优选为氧化硅，所有阻挡层的材质 均可以优选为氮化硅。
[0040] 接着，请继续参考图1所示，依次刻蚀所述第五层间介质层26与所述第二 衬底20以形成第一凹槽27，所述第一凹槽27在所述第三层间介质层21上的投 影覆盖每相邻两条所述第二导电层22中的部分导电层。
[0041] 接着，请参考图2所示，形成绝缘层28，所述绝缘层28覆盖所述第五层间 介质层26，并覆盖所述第一凹槽27的侧壁及底部。所述绝缘层28的材质包含 但不限于氧化硅。
[0042] 接着，请参考图3所示，通过所述第一凹槽27依次刻蚀所述绝缘层28、所 述第三层间介质层21、所述第二阻挡层23、所述第四层间介质层24、所述第三 阻挡层25、所述第二层间介质层14以及部分所述第一阻挡层13形成开孔29， 所述开孔29的开口尺寸小于所述第一凹槽27的开口尺寸，且所述开孔29位于 所述第一导电层12的上方且靠近所述第一导电层12，并且每相邻两条所述第二 层导电层22位于所述开孔29的两侧。所述开孔29并未暴露出所述第一导电层 12，而是在所述第一导电层12上保留有部分厚度的所述第一阻挡层13，以防止 所述第一导电层12被氧化。
[0043] 接着，请参考图4所示，在所述开孔29内填充抗反射层30，所述抗反射层 30填充于所述开孔29。所述抗反射层30的填充一方面使得所述第一凹槽27表 面更平整，从而有利于后续形成第二凹槽31时的光刻胶曝光与显影；另一方面 在后续刻蚀形成第二凹槽31过程中可以防止第一导电层12上的部分阻挡层13 被刻蚀，即不让第一导电层12提前暴露。正常的抗反射层填充完成后，会进行 抗反射层的回刻蚀形成如图4所示的抗反射层30，使得抗反射层30的上界面与 第二导电层12平齐，这样有利于第二凹槽31的刻蚀。
[0044] 接着，请参考图5所示，通过所述第一凹槽27刻蚀所述开孔29侧壁顶表 面上的所述第三层间介质层21，以在所述第一凹槽27的底部所述开孔29的顶 部形成第二凹槽31，所述第二凹槽31的开口尺寸小于所述第一凹槽27的开口 尺寸，且所述第二凹槽31的开口尺寸大于所述开孔29的开口尺寸，且所述第 二凹槽31的底部靠近所述第二层导电层22。之后，去除所述抗反射层30。
[0045] 所述第二凹槽31并未暴露出所述第二导电层22，而是在所述第二导电层 22上保留有部分厚度的所述第三层间介质层21，以防止所述第二导电层22被 氧化。
[0046] 接着，请参考图6所示，暴露出所述第一导电层12与所述第二导电层22， 即刻蚀去除所述开孔29底部剩余的所述第一阻挡层13，暴露出所述第一导电层 12，刻蚀去除所述第二凹槽31底部剩余的第三层间介质层21，暴露出所述第二 导电层22。然后填充导电材料在所述第一凹槽、第二凹槽与所述开孔内以形成 导电结构32，所述导电结构32连接所述第一导电层12与所述第二导电层22。
[0047] 接着，请参考图7所示，依次形成氮化硅层33与氧化硅层34，所述氮化硅 层33覆盖所述第五层间介质层26以及导电结构32，所述氧化硅层34覆盖所述 氮化硅层33。然后，在所述氧化硅层34上形成光刻胶层(未图示)，采用掩膜 版对所述光刻胶层进行图形化，形成图形化的光刻胶层，接着以图形化的光刻 胶层为掩膜依次刻蚀所述氧化硅层34与所述氮化硅层33，以形成第三凹槽35， 所述第三凹槽35暴露出所述导电结构32，最后去除图形化的光刻胶层。该刻蚀 步骤需要一张掩膜板。
[0048] 最后，请参考图8所示，沉积导电层，优选为铝层，所述导电层填满所述 第三凹槽35并覆盖所述氧化硅层34。之后，在所述导电层上形成光刻胶层(未 图示)，采用掩膜版对所述光刻胶层进行图形化，形成图形化的光刻胶层，接着 以图形化的光刻胶层为掩膜刻蚀所述导电层，以形成图形化的导电层，即形成 布线层36。该步骤需要使用一张掩膜板。
[0049] 即形成导电结构32之后，需要形成第三凹槽35将所述导电结构32引出， 之后形成导电层并刻蚀形成布线层36。完成该工艺步骤需要使用两张掩膜板， 成本较高。
[0050] 基于上述问题，本发明提供一种金属引线的制作方法，包括：提供一半导 体衬底，于所述半导体衬底表面向所述半导体衬底内部开设一开孔；同时形成 第一凹槽和布线层凹槽，其中，所述第一凹槽从所述半导体衬底表面延伸至所 述半导体衬底内部，且与所述开孔连通；所述布线层凹槽从所述半导体衬底表 面延伸至所述半导体衬底内部，且与所述开孔、所述第一凹槽不重合，以及， 填充导电材料于所述开孔、所述第一凹槽、所述布线层凹槽以形成导电结构与 布线层。
[0051] 相应的，本发明还提供一种半导体器件制作方法，包括：提供键合后第一 半导体和第二半导体，所述第一半导体和所述第二半导体键合处形成键合界面， 所述第一半导体包括第一衬底、位于所述第一衬底正面的第一层间介质层和嵌 设于所述第一层间介质层中的第一导电层，所述第二半导体包括第二衬底、位 于所述第二衬底正面的第二层间介质层和嵌设于所述第二层间介质层中的第二 导电层，所述第二半导体远离所述键合界面的一面形成有第三层间介质层；开 设第一凹槽，所述第一凹槽贯穿所述第三层间介质层和部分所述第二半导体， 且所述第一凹槽位于所述第一导电层和所述第二导电层上方；形成开孔，所述 开孔贯穿所述第三层间介质层、所述第二半导体和部分所述第一半导体，位于 所述第一导电层上方并靠近所述第一导电层，所述开孔与所述第一凹槽连通； 同时形成第二凹槽和布线层凹槽，其中，所述第二凹槽从所述第三层间介质层 表面延伸至所述第二半导体内部，位于所述第二导电层上方并靠近所述第二层 导电层，与所述第一凹槽和/或开孔连通；所述布线层凹槽形成于所述第三层间 介质层内；暴露所述开孔下方的第一导电层和所述第二凹槽下方的所述第二导 电层；以及，填充导电材料在所述开孔、所述第二凹槽、所述第一凹槽以及所 述布线层凹槽内，以形成导电结构与布线层。
[0052] 相应的，本发明还提供一种半导体器件，包括：相键合的第一半导体和第 二半导体，所述第一半导体和所述第二半导体键合处形成键合界面，所述第一 半导体包括第一衬底、位于所述第一衬底正面的第一层间介质层和嵌设于所述 第一层间介质层中的第一导电层，所述第二半导体包括第二衬底、位于所述第 二衬底正面的第二层间介质层和嵌设于所述第二层间介质层中的第二导电层， 所述第二半导体远离所述键合界面的一面形成有第三层间介质层；第一凹槽， 贯穿所述第三层间介质层和部分所述第二半导体，且所述第一凹槽位于所述第 一导电层和所述第二导电层上方；开孔，贯穿所述第三层间介质层、所述第二 半导体和部分所述第一半导体，位于所述第一导电层的上方且暴露所述第一导 电层，所述开孔与所述第一凹槽连通；第二凹槽，从所述第三层间介质层表面 延伸至所述第二半导体内部，位于所述第二导电层上方并暴露所述第二层导电 层，与所述第一凹槽和/或开孔连通；布线层凹槽，位于所述第三层间介质层内， 且第二凹槽和布线层凹槽同时形成；以及，导电材料，所述导电材料填充于所 述第一凹槽、所述第二凹槽以及所述开孔内，并连接所述第一导电层与所述第 二导电层形成导电结构，所述导电材料填充于所述布线层凹槽内形成布线层。
[0053] 在本发明提供的金属引线、半导体器件及其制作方法中，在形成导电结构 的凹槽的同时形成布线层凹槽，之后填充导电材料在导电结构的开孔、凹槽的 过程中同时填充布线层凹槽，在形成导电结构的同时形成布线层，不需要再额 外开孔将导电结构引出，也不需要在沉积铝层之后再刻蚀形成布线层，节省了 两张掩膜板，节约了生产成本。
[0055] 显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。 基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所 获得的所有其它实施例，都属于本发明保护的范围。其次，本发明利用示意图 进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般 比例局部放大，不应对此作为本发明的限定。
[0056] 图9为本发明一实施例所提供的金属引线的制作方法的流程图。图10为本 发明一实施例所提供的金属引线的制作方法的结构示意图。以下结合附图9与 附图10对本实施例中金属引线的制作方法的各个步骤进行详细说明。
[0057] 在步骤S100中，提供一半导体衬底100，于所述半导体衬底100表面向所 述半导体衬底100内部开设一开孔101。
[0058] 在步骤S200中，以图形化的光阻层为掩膜同时形成第一凹槽102与布线层 凹槽103，其中，所述第一凹槽102从所述半导体衬底100表面延伸至所述半导 体衬底100内部，且与所述开孔101连通，所述布线层凹槽103从所述半导体 衬底100表面延伸至所述半导体衬底100内部。
[0059] 作为优选实施例，所述开孔101与所述第一凹槽102形成大马士革结构， 如图10所示。
[0060] 在步骤S300中，填充导电材料于所述开孔101、所述第一凹槽102、所述 布线层凹槽103以形成导电结构200与布线层300。
[0061] 所述半导体衬底100可以包括衬底和设置于所述衬底至少一侧的膜层结构， 即所述衬底的一侧或两侧设置有所述膜层结构。所述衬底可以为本领域技术人 员熟知的任意合适的底材；所述膜层结构可以包括导电结构、栅极结构、介质 层等，所述导电结构可以包括金属互连结构、电阻的极板或电容的极板，所述 栅极结构可以是多晶硅栅极或金属栅极。需要说明的是，本发明对所述半导体 衬底100的结构不作限定，可以依据要形成的器件选择合适的所述半导体衬底 100。
[0062] 在本发明提供的金属引线的制作方法中，在形成第一凹槽102的同时形成 布线层凹槽103，之后填充导电材料在开孔101、第一凹槽102的过程中同时填 充布线层凹槽103，在形成导电结构200的同时形成布线层300，不需要再额外 开孔将导电结构引出，也不需要在沉积铝层之后再刻蚀形成布线层，节省了两 张掩膜板，节约了生产成本。
[0063] 相应的，本发明还提供一种金属引线，采用如上所述的金属引线的制作方 法制作而成。请参考图10所示，所述金属引线包括：
[0064] 半导体衬底100；
[0065] 开孔101，所述开孔101从所述半导体衬底100表面延伸至所述半导体衬底 100内部；
[0066] 第一凹槽102与布线层凹槽103，所述第一凹槽102从所述半导体衬底100 表面延伸至所述半导体衬底100内部且与所述开孔101连通，所述布线层凹槽 103从所述半导体衬底100表面延伸至所述半导体衬底100内部；以及，
[0067] 导电材料，所述导电材料填充于所述开孔101与所述第一凹槽102内形成 导电结构200，所述导电材料填充于所述布线层凹槽103内形成布线层300。
[0068] 图11为本发明一实施例所提供的半导体器件的制作方法的流程图。图12～17 为本发明一实施例所提供的半导体器件的制作方法的各步骤结构示意图。以下 结合附图11与附图12～17对本实施例中半导体器件的制作方法的各个步骤进行 详细说明。
[0069] 在步骤S100中，请参考图11与图12所示，提供键合后第一半导体10和 第二半导体20，所述第一半导体10和所述第二半导体20键合处形成键合界面， 所述第一半导体10包括第一衬底100、位于所述第一衬底100正面S1的第一层 间介质层110和嵌设于所述第一层间介质层110中的第一导电层101，所述第二 半导体20包括第二衬底200、位于所述第二衬底上200正面S1的第二层间介质 层210和嵌设于所述第二层间介质层210中的第二导电层
201；所述第二半导体 20远离所述键合界面的一面形成有第三层间介质层220。
201；所述第二半导体 20远离所述键合界面的一面形成有第三层间介质层220。
[0070] 所述第一半导体10和所述第二半导体键合20包括：所述第一半导体10的 正面与所述第二半导体20的正面键合，如图18a所示，或者，所述第一半导体 10的正面与所述第二半导体20的背面键合，如图18b所示，或者，所述第一半 导体10的背面与所述第二半导体20的背面键合，如图18c所示，其中，所述 第一半导体10的正面与所述第一半导体10的背面为相对的面，所述第二半导 体20的正面与所述第二半导体20的背面为相对的面。所述第一半导体10和所 述第二半导体20键合的步骤包括：以所述第一半导体10的正面与所述第二半 导体20的正面键合为例，所述第一半导体10的正面与所述第二半导体20的正 面贴合起来，采用键合机台施加一定的压力、温度、电压等外部条件，所述第 一半导体10的正面与所述第二半导体20的正面之间会产生原子或分子间的结 合力，如共价键、金属键或分子键，当达到一定程度后，所述第一半导体10与 所述第二半导体20形成为一个整体，即形成所述键合结构。
[0071] 所述第一衬底100与第二衬底200的材料均可以为单晶硅(Si)、单晶锗 (Ge)、硅锗(GeSi)或碳化硅(SiC)，也可以是绝缘体上硅(SOI)，绝缘 体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等III-V族化合物。在 本实施例中，所述第一衬底100与第二衬底200的材料优选为单晶硅(Si)。所 述第一衬底100与第二衬底200上还可以形成有各种半导体结构，例如晶体管 等，本发明对此不作限定。
[0072] 具体的，在所述第一衬底100的正面S1上形成第一子层间介质层111，刻 蚀所述第一子层间介质层111形成凹槽并填充导电材料以形成第一导电层101， 接着，形成第一阻挡层102，所述第一阻挡层102覆盖所述第一导电层101与所 述第一子层间介质层111，接着，在所述第一阻挡层101上形成第二子层间介质 层112。所述第一子层间介质层111与所述第二子层间介质层112的材质均包含 但不限于氧化硅，所述第一导电层101可以包括金属互连结构、电阻的极板或 电容的极板等，所述第一导电层101的材质包含但不限于铜，所述第一阻挡层 102的材质包含但不限于氮化硅。
[0073] 同时，在所述第二衬底200的正面S1上形成第三子层间介质层211，刻蚀 所述第三子层间介质层211形成凹槽并填充金属材料以形成第二导电层201，所 述第二导电层201数量多个，被第三子层间介质层211隔开，可以依据要形成 的器件对第二导电层201选择合适的数量以及分布情况。优选实施例中，所述 第一半导体10与所述第二半导体20键合之后每相邻两条所述第二导电层201 在所述第一子层间介质层111上的投影均与同一所述第一导电层101具有重叠 部分。接着，形成第二阻挡层202，所述第二阻挡层202覆盖所述第二导电层 201与所述第三子层间介质层211。接着，在所述第二阻挡层202上形成第四子 层间介质层212。所述第三子层间介质层211与所述第四子层间介质层212的材 质均包含但不限于氧化硅，所述第二导电层201可以包括金属互连结构、电阻 的极板或电容的极板等，所述第二导电层201的材质包含但不限于铜，所述第 二阻挡层202的材质包含但不限于氮化硅。
[0074] 最后，还包括：在所述第四子层间介质层212上形成第三阻挡层203，所述 第三阻挡层203的材质包含但不限于氮化硅。当然，也可以在所述第二子层间 介质层112上形成所述第三阻挡层。之后，将所述第一半导体10的第一层间介 质层110与所述第二半导体20的第二层间介质层210进行键合，即将所述第一 衬底100形成有所述第二子层间介质层112的一面与所述第二衬底200形成有 所述第三阻挡层203的一面进行键合，形成键合界面。
[0075] 所述第二半导体20远离所述键合界面的一面形成有第三层间介质层220， 本实施例中，所述第二衬底200的背面S2上还形成有第三层间介质层220，可 以在键合之前形成所述第三层间介质层220，也可以在键合之后形成所述第三层 间介质层220。所述第三层间介质层220的材质包含但不限于氧化硅。
[0076] 在步骤S200中，请参考图11与图12所示，开设第一凹槽301，所述第一 凹槽301贯穿所述第三层间介质层220和部分所述第二半导体20，且所述第一 凹槽301位于所述第一导电层101和所述第二导电层201上方。具体的，请继 续参考图12所示，形成第一光刻胶层(未图示)在所述第三层间介质层220上， 图形化所述第一光刻胶层以形成图形化的第一光刻胶层，接着以所述图形化的 第一光刻胶层为掩膜，刻蚀所述第三层间介质层220与部分所述第二半导体20 以形成第一凹槽301，最后去除所述图形化的第一光刻胶层。
[0077] 优选实施例中，请继续参考图12所示，形成第一光刻胶层(未图示)在所 述第三层间介质层220上，图形化所述第一光刻胶层以形成图形化的第一光刻 胶层，接着以所述图形化的第一光刻胶层为掩膜，刻蚀所述第三层间介质层220 与所述第二衬底200以形成第一凹槽301，最后去除所述图形化的第一光刻胶层。 所述第一凹槽301在所述第二层间介质层210上的投影覆盖每相邻两条所述第 二导电层201中的部分导电层，使得后续通过刻蚀形成的开孔位于两条所述第 二导电层201之间。所述第一凹槽301在所述第一层间介质层110上的投影覆 盖所述第一导电层101，使得后续在所述第一凹槽301内形成的开孔位于所述第 一导电层101上，从而最终暴露出所述第一导电层101。
[0078] 在形成所述第一凹槽310之后，还包括：形成绝缘层302，所述绝缘层302 覆盖所述第三层间介质层220以及所述第一凹槽301的侧壁及底部，形成如图 13所示的结构。所述绝缘层302的材质包含但不限于氧化硅。
[0079] 在步骤S300中，请参考图11与图14所示，形成开孔303，所述开孔303 贯穿所述第三层间介质层220、所述第二半导体20和部分所述第一半导体10， 位于所述第一导电层101上方并靠近所述第一导电层101，所述开孔303与所述 第一凹槽301连通。
[0080] 具体的，形成第二光刻胶层(未图示)在所述绝缘层302之上，所述光刻 胶层填满所述第一凹槽301，图形化所述第二光刻胶层以形成图形化的第二光刻 胶层，所述图形化的第二光刻胶层暴露出预定形成所述开孔303的区域。接着 以所述图形化的第二光刻胶层为掩膜，依次刻蚀所述绝缘层302、所述第三层间 介质层220、所述第二半导体20、所述第三阻挡层203、所述第二子层间介质层 112以及所述第一阻挡层102，至剩余部分厚度的所述第一阻挡层102，以形成 开孔303，最后去除所述图形化的第二光刻胶层。当然，根据所述第一凹槽301 的深度可以选择其余的方法形成所述开孔303，本发明对此不作限定。
[0081] 优选实施例中，请参考图14，在所述第一凹槽301底部形成所述开孔303。 具体的，在所述第一凹槽301底部依次刻蚀所述绝缘层302、所述第二层间介质 层210、所述第三阻挡层203、所述第二子层间介质层112以及所述第一阻挡层 102，至剩余部分厚度的所述第一阻挡层102，以在所述第一凹槽301的底部形 成开孔303，所述开孔303位于所述第一凹槽301的底部，且所述开孔303位于 所述第一导电层101的上方且靠近所述第一导电层101，所述开孔303并未暴露 出所述第一导电层101，而是在所述第一导电层101上保留有部分厚度的所述第 一阻挡层102，以防止所述第一导电层101被氧化。优选的，所述开孔303的开 口尺寸小于所述第一凹槽301的开口尺寸。优选的，投影均与同一所述第一导 电层101具有部分重叠的每相邻两条所述第二层导电层201位于所述开孔303 的两侧。
[0082] 在步骤S400中，请参考图11与图16所示，同时形成第二凹槽305和布线 层凹槽306，其中，所述第二凹槽305从所述第三层间介质层220表面延伸至所 述第二半导体20内部，位于所述第二导电层201上方并靠近所述第二层导电层 201，与所述第一凹槽301和/或开孔303连通；所述布线层凹槽306形成于所述 第三层间介质层220内。
[0083] 首先，请参考图15所示，在形成所述开孔303之后，在形成所述第二凹槽 305之前，还包括：形成抗反射层304，所述抗反射层304填充于所述开孔303 内。所述抗反射层304的填充一方面使得所述第一凹槽301表面更平整，从而 有利于后续形成第二凹槽305时的光刻胶曝光与显影；另一方面在后续刻蚀形 成第二凹槽305过程中可以防止第一导电层101上的部分阻挡层102被刻蚀， 即不让第一导电层101提前暴露。正常的抗反射层填充完成后，会进行抗反射 层的回刻蚀形成如图15所示的抗反射层304，使得抗反射层304的上界面不低 于第二导电层201，这样有利于第二凹槽305的刻蚀。
[0084] 接着，请参考图15与图16所示，形成第三光刻胶层(未图示)，所述第三 光刻胶层覆盖所述绝缘层302并填满所述第一凹槽301与填充有所述抗反射层 304的开孔303，图形化所述第三光刻胶层以形成图形化的第三光刻胶层，所述 图形化的第三光刻胶层暴露出预定形成第二凹槽的区域以及预定形成布线层的 区域。接着以所述图形化的第三光刻胶层为掩膜，依次刻蚀所述绝缘层302、所 述第三层间介质层220、所述第二半导体200、与所述第三子层间介质层211， 至剩余部分厚度的所述第三子层间介质层211，以形成第二凹槽305，所述第二 凹槽305位于所述第二导电层201上方并靠近所述第二层导电层201，同时刻蚀 所述第三层间介质层220，以形成布线层凹槽306。最后去除所述图形化的第三 光刻胶层。
[0085] 优选实施例中，请参考图16，在所述第一凹槽301底部形成所述第二凹槽 305。具体的，在所述第一凹槽301底部刻蚀所述开孔303侧壁顶表面上的所述 第二层间介质层210，以在所述第一凹槽301的底部所述开孔303的顶部形成第 二凹槽305，且所述第二凹槽
305位于所述第二导电层201的上方且靠近所述第 二层导电层201，同时刻蚀所述第三层间介质层220，以形成布线层凹槽306。 所述第二凹槽305并未暴露出所述第二导电层201，而是在所述第二导电层201 上保留有部分厚度的所述第三子层间介质层211，以防止所述第二导电层201被 氧化。优选的，所述第二凹槽305的开口尺寸小于所述第一凹槽301的开口尺 寸，且所述第二凹槽305的开口尺寸大于所述开孔303的开口尺寸。
305位于所述第二导电层201的上方且靠近所述第 二层导电层201，同时刻蚀所述第三层间介质层220，以形成布线层凹槽306。 所述第二凹槽305并未暴露出所述第二导电层201，而是在所述第二导电层201 上保留有部分厚度的所述第三子层间介质层211，以防止所述第二导电层201被 氧化。优选的，所述第二凹槽305的开口尺寸小于所述第一凹槽301的开口尺 寸，且所述第二凹槽305的开口尺寸大于所述开孔303的开口尺寸。
[0086] 当同时形成第二凹槽305和布线层凹槽306时，对第二凹槽305和布线层 凹槽306去除深度相同时，第三层间介质层220厚度应大于第二层导电层201 表面与第一凹槽301底部之间的距离。理由是，同时形成第二凹槽305和布线 层凹槽306时，布线层凹槽306是形成于第三层间介质层220内，如果第三层 间介质层220厚度小于或者等于第二层导电层201表面与第一凹槽301底部之 间的距离，在后续暴露所述第一导电层101与所述第二导电层201时，会对布 线层凹槽306深度进一步加深，如果第三层间介质层220厚度不够，会导致一 部分衬底被去除。
[0087] 具体的，请参考图16所示，形成所述第一凹槽301之后，所述第二导电层 201与所述第一凹槽301底部之间的距离用H1表示，所述绝缘层302的厚度用 H2表示，所述第二凹槽305的深度用H3表示，在所述第一凹槽301底部形成 所述第二凹槽305之后所述第二导电层
201与所述第二凹槽305底部之间的距 离用H4表示，所述布线层凹槽306的深度用H5表示。
由于所述第二凹槽305 与所述布线层凹槽306是同时形成的，且对第二凹槽305和布线层凹槽306去 除深度相同，即H3＝H5。所述绝缘层302的厚度与形成所述第一凹槽301之后 所述第二导电层201与所述第一凹槽301底部之间的距离之和，等于所述第二 凹槽305的深度与形成所述第二凹槽305之后所述第二导电层201与所述第二 凹槽305底部之间的距离之和，即H2+H1＝H3+H4。因此， H2+H1＝H3+H4＝H4+H5。所述第三层间介质层220的厚度＞ H3+H4＝H4+H5＝H1+H2。即所述第三层间介质层220的厚度应大于所述第二凹 槽305的深度与形成所述第二凹槽305之后所述第二导电层201与所述第二凹 槽305底部之间的距离之和，或者，所述第三层间介质层220的厚度应大于所 述布线层凹槽306的深度与形成所述第二凹槽305之后所述第二导电层201与 所述第二凹槽305底部之间的距离之和，或者，所述第三层间介质层220的厚 度应大于所述绝缘层302的厚度与形成所述第一凹槽301之后所述第二导电层 201与所述第一凹槽301底部之间的距离之和。
201与所述第二凹槽305底部之间的距 离用H4表示，所述布线层凹槽306的深度用H5表示。
由于所述第二凹槽305 与所述布线层凹槽306是同时形成的，且对第二凹槽305和布线层凹槽306去 除深度相同，即H3＝H5。所述绝缘层302的厚度与形成所述第一凹槽301之后 所述第二导电层201与所述第一凹槽301底部之间的距离之和，等于所述第二 凹槽305的深度与形成所述第二凹槽305之后所述第二导电层201与所述第二 凹槽305底部之间的距离之和，即H2+H1＝H3+H4。因此， H2+H1＝H3+H4＝H4+H5。所述第三层间介质层220的厚度＞ H3+H4＝H4+H5＝H1+H2。即所述第三层间介质层220的厚度应大于所述第二凹 槽305的深度与形成所述第二凹槽305之后所述第二导电层201与所述第二凹 槽305底部之间的距离之和，或者，所述第三层间介质层220的厚度应大于所 述布线层凹槽306的深度与形成所述第二凹槽305之后所述第二导电层201与 所述第二凹槽305底部之间的距离之和，或者，所述第三层间介质层220的厚 度应大于所述绝缘层302的厚度与形成所述第一凹槽301之后所述第二导电层 201与所述第一凹槽301底部之间的距离之和。
[0088] 当同时形成第二凹槽305和布线层凹槽306时，对第二凹槽305和布线层 凹槽306去除深度不同时，后续暴露所述开孔303下方的第一导电层101和所 述第二凹槽305下方的所述第二导电层201时，布线层凹槽306应位于第三层 间介质层220内。
[0089] 在步骤S500中，请参考图11与图17所示，暴露所述开孔303下方的第一 导电层101和所述第二凹槽305下方的所述第二导电层201。暴露所述开孔303 下方的第一导电层101和所述第二凹槽305下方的所述第二导电层201时，布 线层凹槽306应位于第三层间介质层220内。
[0090] 具体的，刻蚀去除所述开孔303底部剩余的所述第一阻挡层102，暴露出所 述第一导电层101，刻蚀去除所述第二凹槽305底部的所述第三子层间介质层 211，暴露出所述第二导电层201。
[0091] 优选实施例中，暴露所述开孔303下方的第一导电层101和所述第二凹槽 305下方的所述第二导电层201同时，还同时去除了所述布线层凹槽306底部暴 露出的部分所述第三层间介质层220。然而，所述布线层凹槽306后续用于填充 导电材料形成布线层，因此所述布线层凹槽306不易暴露出所述第二衬底200。
[0092] 在步骤S600中，请参考图11与图17所示，填充导电材料在所述开孔303、 所述第二凹槽305、所述第一凹槽301以及所述布线层凹槽306内，以形成导电 结构307与布线层308。
[0093] 所述导电材料填满所述开孔303、所述第二凹槽305以及所述第一凹槽301， 并连接所述第一导电层101与所述第二导电层201，形成导电结构307，同时所 述导电材料填满所述布线层凹槽306以形成布线层308。所述导电材料优选为金 属，例如铜。
[0094] 本发明实施例中，在形成所述第二凹槽305的过程中形成布线层凹槽306， 在形成导电结构307的过程中形成布线层308，与现有技术相比，节省了两张掩 膜板，由此节约了生产成本。
[0095] 本发明提供的半导体器件及其制作方法中，在形成第二凹槽305的同时形 成布线层凹槽306，之后填充导电材料在开孔303、第二凹槽305以及第一凹槽 301的过程中同时填充布线层凹槽306，在形成导电结构307的同时形成布线层 308，不需要再额外开孔将导电结构引出，也不需要在沉积铝层之后再刻蚀形成 布线层，节省了两张掩膜板，节约了生产成本。
[0096] 相应的，本发明还提供一种半导体器件，采用如上所述的半导体器件的制 作方法制作而成。请参考图17所示，所述半导体器件包括：
[0097] 相键合的第一半导体10和第二半导体20，所述第一半导体10和所述第二 半导体20键合处形成键合界面，所述第一半导体10包括第一衬底100、位于所 述第一衬底100正面S1的第一层间介质层110和嵌设于所述第一层间介质层110 中的第一导电层101，所述第二半导体20包括第二衬底200、位于所述第二衬 底上200正面S1的第二层间介质层210和嵌设于所述第二层间介质层210中的 第二导电层201，所述第二半导体20远离所述键合界面的一面形成有第三层间 介质层220；
[0098] 第一凹槽301，贯穿所述第三层间介质层220和部分所述第二半导体20， 且所述第一凹槽301位于所述第一导电层101和所述第二导电层201上方；
[0099] 开孔303，贯穿所述第三层间介质层220、所述第二半导体20和部分所述 第一半导体10，位于所述第一导电层101的上方且暴漏所述第一导电层101， 所述开孔303与所述第一凹槽301连通；
[0100] 第二凹槽305，从所述第三层间介质层220表面延伸至所述第二半导体20 内部，位于所述第二导电层201上方并暴露所述第二层导电层201，与所述第一 凹槽301和/或开孔303连通；
[0101] 布线层凹槽306，位于所述第三层间介质层220内，且所述第二凹槽305和 所述布线层凹槽306同时形成；以及，
[0102] 导电材料，所述导电材料填充于所述第一凹槽301、所述第二凹槽305以及 所述开孔303内，并连接所述第一导电层101与所述第二导电层201形成导电 结构307，所述导电材料填充于所述布线层凹槽306内形成布线层308。
[0103] 具体的，所述第一层间介质层110包含第一子层间介质层111与第二子层间 介质层112，所述第一导电层101嵌于所述第一子层间介质层111上表面内，所 述第二子层间介质层112覆盖所述第一导电层101与所述第一子层间介质层 111。并且，在所述第一子层间介质层111与所述第二子层间介质层112之间还 设置有第一阻挡层102。
[0104] 所述第二层间介质层210包含第三子层间介质层211与第四子层间介质层 212，所述第二导电层201位于所述第四子层间介质层212之上，所述第三子层 间介质层211覆盖所述第二导电层201与所述第四子层间介质层212。并且，在 所述第三子层间介质层211与所述第四子层间介质层212之间还设置有第二阻 挡层202。在所述第二子层间介质层112与所述第四子层间介质层212之间还设 置有第三阻挡层203。
[0105] 所述第二凹槽305位于所述第一凹槽301的底部，所述开孔303位于所述 第二凹槽305的底部，所述开孔303的开口尺寸小于所述第二凹槽305的开口 尺寸，所述第二凹槽305的开口尺寸小于所述第一凹槽303的开口尺寸。所述 布线层308的厚度等于所述第二导电层201表面至所述第一凹槽301底部之间 的距离，即所述布线层308的厚度＝H1。
[0106] 所述第三层间介质层220表面、所述第一凹槽301侧壁及底部还形成有绝 缘层302。
[0107] 综上所述，本发明提供的金属引线、半导体器件及其制作方法中，在形成 导电结构的凹槽的同时形成布线层凹槽，之后填充导电材料在导电结构的开孔、 凹槽的过程中同时填充布线层凹槽，在形成导电结构的同时形成布线层，不需 要再额外开孔将导电结构引出，也不需要在沉积铝层之后再刻蚀形成布线层， 节省了两张掩膜板，节约了生产成本。
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