半导体封装结构
阅读：1025发布：2020-05-24
专利汇可以提供半导体封装结构专利检索，专利查询，专利分析的服务。并且本实用新型涉及一种 半导体 封装结构。所述半导体封装结构包括：预制的导电部分；通过物理方式耦接在一起的两个或更多个金属 氧 化物半导体 场效应晶体管 (MOSFET)；以及耦接到所述两个或更多个MOSFET的背面金属；其中所述导电部分可耦接到所述背面金属，并且可被配置为在所述两个或更多个MOSFET的工作期间将所述两个或更多个MOSFET电耦接在一起。本实用新型解决的一个技术问题是改进半导体封装。本实用新型实现的一个技术效果是提供改进的半导体封装。，下面是半导体封装结构专利的具体信息内容。
1.一种半导体封装结构，其特征在于：
预制的导电部分；
通过物理方式耦接在一起的两个或更多个金属氧化物半导体场效应晶体管MOSFET；以及
耦接到所述两个或更多个金属氧化物半导体场效应晶体管MOSFET的背面金属；
其中所述导电部分耦接到所述背面金属，并且被配置为在所述两个或更多个金属氧化物半导体场效应晶体管MOSFET的工作期间将所述两个或更多个MOSFET电耦接在一起。
2.根据权利要求1所述的半导体封装结构，其中通过将所述导电部分耦接到所述背面金属来减小所述两个或更多个金属氧化物半导体场效应晶体管MOSFET的导通电阻。
3.根据权利要求1所述的半导体封装结构，其中在晶圆的加工期间所述导电部分不形成为所述背面金属的一部分。
4.根据权利要求1所述的半导体封装结构，其中所述导电部分的厚度在25微米至125微米之间。
5.根据权利要求1所述的半导体封装结构，其中所述导电部分包括铜、铝、银、金、钛及其任何组合。
6.根据权利要求1所述的半导体封装结构，其中所述导电部分包括铜。
7.根据权利要求1所述的半导体封装结构，其中所述导电部分使用银烧结膏、焊料、导电环氧树脂及其任何组合中的一者耦接到所述背面金属。
8.根据权利要求1所述的半导体封装结构，其中所述背面金属包括钛、镍和银合金。
半导体封装结构
技术领域
[0001] 本文件的各方面整体涉及半导体封装结构。
背景技术
[0003] 本实用新型解决的一个技术问题是改进半导体封装。
[0004] 半导体封装结构的实施方式可包括：预制的导电部分；通过物理方式耦接在一起的两个或更多个金属氧化物半导体场效应晶体管(MOSFET)；以及耦接到所述两个或更多个MOSFET的背面金属；其中所述导电部分可耦接到所述背面金属，并且可被配置为在所述两个或更多个MOSFET的工作期间将所述的两个或多个MOSFET电耦接在一起。
[0005] 半导体封装结构的实施方式可包括以下各项中的一者、全部或任何一者：
[0006] 可通过将导电部分耦接到背面金属来减小所述的两个或更多个 MOSFET的导通电阻。
[0007] 在晶圆的加工期间，导电部分可能不会形成为背面金属的一部分。
[0008] 导电部分的厚度可在25微米至125微米之间。
[0010] 导电部分可包括铜。
[0012] 背面金属可以包括钛、镍和银合金。
[0013] 本实用新型实现的一个技术效果是提供改进的半导体封装。
附图说明
[0015] 将在下文中结合附图来描述各实施方式，其中类似标号表示类似元件，并且：
[0016] 图1是附接到管芯以用于散热的金属盖的常规用法的前视图；
[0018] 图3A-3D示出了制作图2所示的半导体封装实施方式的方法的实施方式；
[0019] 图4是具有耦接到一对MOSFET的铜框架的半导体封装的实施方式的前视图；
[0020] 图5A-5D示出了制作图4所示的半导体封装的方法的实施方式；
[0021] 图6A-6C示出了常规MOSFET半导体封装的电阻；
[0022] 图7A-7B是示出半导体封装实施方式的导通电阻的可能的降低的曲线图；并且[0023] 图8A示出了用于半导体封装的实施方式的可行性研究的参数和结果。
具体实施方式
[0024] 本公开、其各方面以及实施方式并不限于本文所公开的具体部件、组装工序或方法元素。本领域已知的符合预期半导体封装的许多另外的部件、组装工序和/或方法元素将显而易见地能与本公开的特定实施方式一起使用。因此，例如，尽管本实用新型公开了具体实施方式，但是此类实施方式和实施组件可包括符合预期操作和方法的本领域已知用于此类半导体封装以及实施组件和方法的任何形状、尺寸、样式、类型、模型、版本、量度、浓度、材料、数量、方法元素、步骤等。
[0025] 参见图1，示出了具有用于将热量从硅管芯6传递走的金属盖4的常规设备2。金属盖4充当通过传导将热量从硅管芯6吸走的散热板。金属盖4 可涂覆有电绝缘材料，使得一旦将封装安装在母板上，用户便不能接触具有安全隐患的带电部件。
[0026] 参见图2，示出了如本文公开内容的半导体封装8的实施方式。在这种实施方式中，在硅晶圆14上的管芯10电耦接到充当导电部分的铜框架 18，所述管芯包括两个或更多个金属氧化物半导体场效应晶体管(MOSFET) 12。管芯10在硅晶圆14和铜框架18之间具有背面金属化16。在本公开中，半导体封装的基本特征和新颖特征之一是导电部分在MOSFET之间形成了完整的电路，因此在MOSFET工作期间电连接各个MOSFET。通过这种方式，导电部分18的意义不仅仅在于将热量从MOSFET导出。
[0027] 作为导电部分将MOSFET电连接在一起的结果，导电部分18降低 MOSFET 12/管芯10的导通电阻。导电部分18是单独的导电材料的预制片，管芯10上形成背面金属化层16之后，耦接到管芯10。背面金属化16 可以包括任何数量的合金，非限制性地包括，例如：钛、镍和银；钛、镍、钒、金；钛、镍、铜、金；或上述任何单个元素，或与其他导电元素的任何可能的组合。在加入导电部分之前，可将其蒸镀或溅射到硅晶圆的背面。导电部分18还可非限制性地包括，例如，铜、铝、银、金、钛、它们的任何组合或本领域已知的任何其它合适的材料。当导电部分18的厚度增加时，半导体封装件8的导通电阻减小。厚度在约20至约75微米之间时观察到最显着的改善率，并且改善的效果在达到约200微米及以上的厚度后基本上持平。在各种实施方式中，导电部分18的厚度在约25微米至约125微米之间。在各种实施方式中，厚度可在约125微米至约200微米之间。
[0028] 参见图3A-3D，示出了用于制作半导体封装的方法实施方式。在图3A 中，提供晶圆20。晶圆20具有第一面，该第一面具有多个包括MOSFET 22的管芯。将晶圆20的第二面向下研磨，使晶圆20达到预定厚度。当晶圆本身减薄到约25至约125微米厚时，MOSFET 22的导通电阻可能降低。在图3B中，晶圆20被切割成一个或多个管芯24，每个管芯具有至少两个 MOSFET 22。在图3C中，使用导电材料28将一个或多个管芯24耦接到导电部分26时，形成多个半导体封装30。然后可固化导电材料28。导电部分26可以具有约25至约120微米的预定的厚度。在各种实施方式中，厚度可在约120微米至约200微米之间。导电材料28还非限制性地包括，例如，银烧结膏、焊料、导电环氧树脂、它们的任何组合或本领域已知的任何其它合适的材料。在图3D中，通过各种方法对多个半导体封装进行切割，非限制性地包括，例如，冲压、压印、锯切或激光切割铜框架。
[0029] 现在参见图4，示出了具有耦接到两个或多个MOSFET 36的铜框架34 的半导体封装32的实施方式。两个或多个MOSFET通过物理方式在半导体管芯38上耦接在一起。背面金属40耦接到两个或多个MOSFET 36。预制的，导电部分34耦接到背面金属40，并且被配置为在两个或更多个 MOSFET 36的工作期间将所述的两个或更多个MOSFET电耦接在一起。导电部分34可通过银烧结膏42、焊料或本文公开的任何其它合适的材料耦接到背面金属。导电部分也可具有本文公开的任何厚度。
[0030] 参见图5A-5D，示出了用于制作半导体封装实施方式的方法实施方式。在图5A中，提供导电材料片材44。导电材料具有约25微米至约125 微米的预定的厚度。在各种实施方式中，厚度可在约125微米至约200微米之间。从该片材44上冲压出多个导电部分46。在图5B中，提供的半导体晶圆48在其第一面上具有多个MOSFET 50，并将该晶圆减薄至预定厚度。然后将背面金属化52施加在晶圆48的第二面上。在图5C中，多个导电部分46耦接到晶圆的第二面上对应于晶圆上的每个管芯位置的位置。导电部分46可以通过取放法耦接到多个管芯。每个导电部分46耦接到多个 MOSFET 50中的两个或更多个。在图5D中，切割晶圆48，形成多个半导体封装54，每个半导体封装具有耦接到两个或更多个MOSFET 50的导电部分。然后，通过导电部分46在半导体封装54的工作期间电耦接两个或更多个MOSFET 50。
[0031] 参见图6A-6C，示出了常规MOSFET半导体封装56的案例研究的结果。在图6A中，两个MOSFET 58用包括铜的常规背面金属安装在硅60 上。半导体封装56具有尺寸为1.81mm×3.09mm的管芯和60微米的划线。图6B中示出了硅两端3.8V的电压分布。在图6C中，示出了硅
60背面的电流分布62。如图6A-6C所示，降低半导体封装的电阻有两种可能的解决方案。
60背面的电流分布62。如图6A-6C所示，降低半导体封装的电阻有两种可能的解决方案。
[0032] 通过减小半导体材料的厚度(在这种情况下为硅)和/或通过增加背面金属化的厚度，均可降低半导体的电阻。其他半导体材料也可用于晶圆材料本身，非限制性地例如，硅锗(SiGe)。硅层减薄后，如果由于通过蒸镀或溅射施加的金属层引起拉伸或压缩力而导致背面金属化增加，则管芯变得更易于翘曲。由于拉伸或压缩力与背面金属层的厚度成比例地增加，因此管芯越薄，背面金属层厚度增加超过临界厚度则越不可能发生。这种临界厚度比全厚度晶圆上背面金属层的可能厚度更薄，因为全厚度晶圆对由背面金属层施加的拉伸或压缩力具有更高的抗性。
[0033] 参见图7A-7B，示出了显示半导体封装电阻可能降低的模型曲线图。该模型使用图6A所示的管芯作为减小晶圆厚度并增加铜厚度的基础。在图 7A中，示出了减小硅晶圆厚度的结果。这两种模式从125微米的硅厚度开始，一直减小到0微米的硅厚度。上图的实线示出了具有加入到管芯中的 10微米厚铜层的管芯。下图的虚线示出了具有加入到管芯中的假想150微米厚铜层的管芯。铜部分的厚度增加时，电阻率降低约13％。
[0034] 在图7B中，随着铜部分的厚度增加，推断电阻率，其中硅厚度在假想的0微米处保持恒定。该图表明，一旦铜达到约150微米厚，则设备的电阻率接近约1.38mOhm的常数。在该模型中，电阻率降低了超过30％。
[0035] 现参考下表1，示出了使用本公开中所描述的半导体封装实施方式的实验结果。在左手列，列出了硅的厚度。所有管芯均具有Ti/Ni/Ag背面金属化，厚度分别为第一行列出了是否具有铜部分/框架，以及它们的厚度。铜部分通过银烧结膏耦接到管芯。
如可行性研究所预测，当铜部分厚度为125微米且硅厚度为50微米时，导通电阻达到最低。
如可行性研究所预测，当铜部分厚度为125微米且硅厚度为50微米时，导通电阻达到最低。
[0036] 表1
[0037]
[0038] 制作半导体封装的方法包括：提供第一面具有多个金属氧化物半导体场效应晶体管(MOSFET)的晶圆；研磨晶圆的第二面，使晶圆第一面和第二面之间达到预定厚度；在晶圆的第二面上形成背面金属化；将多个 MOSFET切割成一个或多个管芯，每个管芯包括至少两个MOSFET；通过使用导电材料将一个或多个管芯耦接到导电部分来形成多个半导体封装，导电部分具有预定的厚度；固化导电材料；以及通过对导电部分进行冲压和压印的其中之一来对多个半导体封装进行切割。在管芯工作期间，至少两个MOSFET通过导电部分电耦接。
[0039] 制作半导体封装的方法包括通过导电部分与背面金属的耦接来减小至少两个MOSFET的导通电阻。
[0040] 制作半导体封装的方法包括在晶圆的加工期间独立于背面金属形成导电部分。
[0041] 制作半导体封装的方法包括使导电部分具有25微米至125微米的预定的厚度。
[0042] 制作半导体封装的方法包括使导电部分包括铜、铝、银、金、钛或其任何组合中的一者。
[0043] 制作半导体封装的方法包括使导电部分包括铜。
[0044] 制作半导体封装的方法包括使导电材料包括银烧结膏、焊料、导电环氧树脂或其任何组合中的一者。
[0045] 制作半导体封装的方法包括使背面金属包含钛、镍或银合金。
[0046] 制作半导体封装的方法包括提供预定厚度的导电材料片材，从片材上冲压出多个导电部分，以及提供在晶圆的第一面上包括多个MOSFET的晶圆。该方法还包括使晶圆的厚度变薄，施加晶圆的第二面的背面金属化，以及将多个导电部分耦接到晶圆的第二面，其中每个导电部分耦接到多个 MOSFET中的两个或更多个。该方法包括对每个导电部分以及耦接到其上的多个MOSFET中的两个或更多个MOSFET进行切割，以形成多个半导体封装，以及在多个半导体封装中每一个的工作期间，通过导电部分电耦接两个或更多个MOSFET。
[0047] 制作半导体封装的方法可包括在晶圆的加工期间导电部分不形成为背面金属的一部分。
[0048] 在以上描述中提到半导体封装具体实施方式以及实施组件、子组件、方法和子方法的地方，应当易于显而易见的是，可在不脱离其实质的情况下作出多种修改，并且这些实施方式、实施组件、子组件、方法和子方法可应用于其他半导体封装系统。
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