扩展卡及其控制方法
阅读：680发布：2021-04-11
专利汇可以提供扩展卡及其控制方法专利检索，专利查询，专利分析的服务。并且产生预定 频率 的参考时钟不受扩展总线数据传输时钟频率 波动 影响，实现高性能 数据处理 ；微计算机测量数据传输时钟频率，并在测量频率的 基础 上，设置PLL 电路 产生的参考时钟的频率。，下面是扩展卡及其控制方法专利的具体信息内容。
技术领域
本发明涉及扩展卡，它连接到计算机设备的预定总线上，在给定的 时钟同步作用下，执行预定的扩展功能，还涉及扩展卡的控制方法，以 及一种存储介质，其中存储了可由计算机读出的程序。
迄今为止，以扩展总线来扩展功能的方法应用于诸如个人计算机及 其类似的设备。连接于扩展总线的卡被称为扩展卡。
这种扩展卡通过扩展总线上的信号线(主要是地址/数据线，控制 信号线，等等)，向计算机主机传输和接收数据，因此为计算机提供了 扩展功能。
作为采用扩展总线的数据传输系统，有异步数据传输系统和同步数 据传输系统；异步传输系统是这样一个系统，数据利用控制信号进行信 号交换传输，且在数据传输时不使用公共时钟信号，并用相对低速的扩 展总线。
另一方面，同步传输系统是这样一个系统，数据通过用公共传输时 钟信号来传输，且数据传输速率较异步传输系统要高。
连接于同步传输系统扩展总线的扩展卡，其基准操作时钟的产生， 存在着两种系统：一种系统是通过计算机主机扩展总线来提供的数据传 输时钟信号，产生这种操作时钟并使整个电路工作，如图7所示时序， 上述两组时钟是同步的；而另一个系统，通过向扩展卡提供一组完全独 立的操作时钟发生器，卡的整个电路与数据传输时钟异步操作，其时序 关系如图8所示。
然而，扩展卡整个电路是基于来自计算机主机提供的数据传输时钟 工作的，当扩展总线是一种其时钟信号频率可由计算机主机任意设定的 扩展总线，例如PCI，在此情况下，扩展卡运行速度受扩展总线传输时 钟的频率影响，这样一来当传输时钟频率减慢时就带来问题，使扩展卡 效能变差。
对于整个电路运行是基于完全独立时钟信号的扩展卡，当两种时钟 信号频率和相位的差异被吸收时，就会发生额外开销以及传输速率下 降，同时还存在着这样一个问题，即需要一个FIFO存储器或其它器件 来匹配这样的同步，其匹配电路的规模会较庞大或者相当。
发明内容
本发明即用于解决上述问题，本发明的目的是提供一种扩展卡，其 中根据扩展总线提供的数据传输时钟波动，通过可改变地设置参照时钟 频率，实现了数据处理的高性能，而产生规定频率的参考时钟，不受扩 展总线提供的数据传输时钟频率波动的影响，而且还提供了一种扩展卡 的控制方法和一种存储介质，其中存储了可由计算机读出的程序。
根据本发明的实施例，扩展卡包括：信号发生装置，连接于预定扩 展总线，产生与扩展总线所提供的数据传输时钟相同步的参照时钟；测 量装置，测量数据传输时钟的频率；设置装置，根据测量装置所测量的 频率、设定信号产生装置所产生参考时钟的频率。
根据本发明，提供了一种扩展卡存取控制方法，该扩展卡具有信号 产生装置，信号产生装置连接到预定扩展总线上，产生与来自扩展总线 数据传输时钟同步的参考时钟，包括步骤：测量数据传输时钟频率的测 量步骤；在测量频率基础上，设置信号产生装置所产生参考时钟频率的 设置步骤。
附图说明
图1为一扩展卡结构的方框图，表示了本发明的一个实施例；
图2为图1所示PLL电路结构的方框图；
图3为时序图，表示了图1所示扩展卡存取控制信号之时序；
图4为表示图2中每个分频器的分频比与每个时钟之间关系的图；
图5为流程图，展示了本发明扩展卡存取控制过程的例子；
图6表示了存储介质的存储映象，存储了本发明中扩展卡要读出的 不同数据处理程序；
图7为一常规技术说明图；
图8为一常规技术说明图。
根据本发明的实施例，扩展卡包括：信号发生装置，连接于预定扩 展总线，产生与扩展总线所提供的数据传输时钟相同步的参照时钟；测 量装置，测量数据传输时钟的频率；设置装置，根据测量装置所测量的 频率、设定信号产生装置所产生参考时钟的频率。
根据本发明，提供了一种扩展卡存取控制方法，该扩展卡具有信号 产生装置，信号产生装置连接到预定扩展总线上，产生与来自扩展总线 数据传输时钟同步的参考时钟，包括步骤：测量数据传输时钟频率的测 量步骤；在测量频率基础上，设置信号产生装置所产生参考时钟频率的 设置步骤。
附图说明
图1为一扩展卡结构的方框图，表示了本发明的一个实施例；
图2为图1所示PLL电路结构的方框图；
图3为时序图，表示了图1所示扩展卡存取控制信号之时序；
图4为表示图2中每个分频器的分频比与每个时钟之间关系的图；
图5为流程图，展示了本发明扩展卡存取控制过程的例子；
图6表示了存储介质的存储映象，存储了本发明中扩展卡要读出的 不同数据处理程序；
图7为一常规技术说明图；
图8为一常规技术说明图。
具体实施方式
〔实施例一〕
图1表示了扩展卡结构框图，说明了本发明一个实施例。
在图中，标号1为扩展卡主体；2是PLL电路，产生与扩展总线 输入时钟任意频率同步的时钟信号b；3是时序产生器，根据从PLL电 路2得到的时钟信号b产生RAS信号c和CAS信号d，作为对DRAM (动态随机存储器)电路4的存取信号，地址锁存器5的时序控制信号 e，以及类似的信号。
标号6表示一单片微计算机，其中具有CPU，RAM，ROM， 时序电路，计数器电路，以及类似电路(未示出)。扩展总线的时钟信 号a输入微计算机6的计数器(未示出)；由此得到时钟信号a的计数 值。
微计算机6的控制信号f连接到PLL电路2；PLL电路2和类似 的电路中分频器的分频比设置，可被控制；进一步说，中断信号g和等 待信号h可由微计算机6输出到扩展总线。
标号4表示了DRAM(动态随机存储器)电路由许多RAM芯片 组成；标号5表示地址锁存器，锁存来自扩展总线地址/数据信号i，提 供给DRAM电路4，其功用是扩展总线和DRAM电路4的数据信号的 缓冲器电路。
标号7表示了一地址译码器，通过扩展总线的地址/数据信号i或类 似信号检测对DRAM电路4的访问，将检测结果作为存取信号j提供给 时序产生器3。
图2为表示图1中PLL电路2具体结构的框图，其中同图1的组 成部件，标号亦相同。
图中标号10为相位检测器(PD)；11为低通滤波器(LPF)； 12为压控振荡器(VCO)；13和14为分频器；15为锁定检测器 (LD)，用于根据相位检测器10的输出β产生PLL电路2的锁定信 号k。
下面说明图2中PLL电路2的运行。
输入时钟，即来自扩展总线数据传输时钟的相位，通过相位检测器 10与分频器14输出α相位相比较，产生相位差信号β；低通滤波器11 根据相位差将相位差信号β转换为电压信号γ；电压信号γ输入到压控振 荡器12中。
VCO12的振荡输出(输出时钟δ)输入到分频器14；通过这一反 馈环路，输入时钟a的相位和分频器14输出a的相位，即VCO12的输 出时钟δ受到控制，它们之间的相位总是保持同步。
VCO12的输出时钟δ输入到分频器13；此时假设输出时钟b的频 率为Fout，频率Fout与输入时钟a的频率Fin之间的关系为(Fout＝N÷M ×Fin)，当假设分频器13分频比设置为“M”而分频器14分频比设 置为“N”时，它们的相位就总会保持在同步状态。
进一步说，分频器13和14的分频比率可以由外部信号ε和ξ来设 置，即来自于微计算机6控制信号f。
参照图1和2等将实施例的结构特点描述如下。
上述扩展卡结构具有：信号产生装置(PLL电路2)连接到规定 的扩展总线上，用于通过对来自扩展总线的数据传输时钟的分频，产生 与数据传输时钟相同步的参考时钟(输出时钟b)；测量装置(由微计 算机6内部的时序器组成)用于测量数据传输时钟的频率；设置装置， 用于根据测量装置测量的频率，设置由信号产生装置所产生的参考时钟 的频率，(如依据图4所示微计算机6中ROM或其它存储源中存储表， 下面将会详述，通过控制信号f设置分频器13和14的分频比率)，从 而产生规定频率的参考时钟，不受来自扩展总线的数据传输时钟频率波 动的影响，得到高性能的数据处理。
由于扩展卡具有定时信号产生装置(时序发生器3)，根据输出时 钟b对预定存储器(DRAM电路4或其它存储源)产生存取定时信号， 实现了存储器的存取基于规定频率的参考时钟，不受来自扩展总线传输 时钟频率波动的影响。
下面参考图3和4对每一部分详加描述。
图3为时序图，表示了图1所示扩展卡的存储器存取控制信号的时 序情况；图4表示图2中设置在分频器13和14分频比率及每个时钟间 的关系。
来自扩展卡的输入时钟a输入到微计算机6中；微计算机6把输入 时钟a提供给内部的计数电路(未示出)，在预定时间内计算输入时钟 a的频率计算值，并把计算值设置为频率Fin。
作为存取访问的定时信号，RAS信号c和CAS信号d由时序发生 器3输入到DRAM电路4，其时序由图3所示；例如，现假定当DRAM 电路4的输出时钟频率等于33MHz，DRAM电路4的存取时间设置为 最高速率；为了由输入时钟a形成DRAM电路4最高速率时序，微计 算机通过PLL电路2设置控制信号f，这样使得输出时钟b的频率等于 33MHz。
特别要说明的是，图4所示分频器13的分频比设置为M，分频器 14的分频比设置为N；例如，当输入时钟a的频率在66MHz至60MHz 范围内时，分频比率M和N分别设置为“2”和“1”，则得到输出 时钟b为33MHz或30MHz；当输入时钟a的频率在60MHz至50MHz 范围内时，分频比率M和N分别设置为“9”和“5”，则得到输出 时钟b为33MHz或28MHz。
当分频比被设置了，频率也即被设定了。
PLL电路2锁定之前，微计算机6处于等待；PLL电路2被锁定 的状态表示了输入时钟a和输出时钟b处于完全同步的状态，如图3所 示，这些信号的上升沿是同时出现的。
在图2中，锁定信号k由PLL电路2的相位检测器10中相位信号 β通过锁定检测器15而得到；锁定信号k连接到微计算机6的输入端 口；当它检测到锁定状态持续到预定时间，微计算机6即确定可以访问 DRAM电路4，输出存取就绪信号l送往时序发生器3。
时序发生器3工作过程如下。
当PLL电路2没锁定即当不能存取DRAM电路4的状态下，来自 微计算机6的存取就绪信号l为“无效”状态；在此情况下，地址检测 器7检测来自扩展总线访问；当存取信号j被激活时，时序发生器3为 扩展总线激活存取重试信号m，请求扩展总线再试存取；或者时序发生 器3也可以使放弃信号n为有效；如果需要也可能激活等待信号o允许 扩展总线来等待。
当PLL电路2锁定即当DRAM电路4可以存取的状态下，来自微 计算机6的存取信号l处于“激活”状态；因此如果由地址检测器7产 生的表示扩展总线存取的存取信号j处于“激活”，就产生对地址锁存 器5和DRAM电路4的时序信号，正常存取过操作得以执行。
下面叙述这样一种情况，来自扩展总线的数据传输时钟信号a的频 率突然改变情况下的工作过程。
当时钟信号a的频率Fin突然改变时，PLL电路2的同步即被释 放；这样一来锁定信号k为“无效”并且微计算机6检测到失步状态； 当检测到失步状态时，微计算机6再次开始对传输时钟即输入时钟a频 率的测量过程，并控制PLL电路2，以便输出时钟b设置到最佳频率 上。
由于锁定信号k也输入到时序发生器3中，设备会马上被设置到对 扩展总线来的访问为“不可能”状态；这样由微计算机处理延时造成的 非法存取情况能够避免。
其后的操作与电源接通时相同；当输入时钟a与输出时钟b同步， 且锁定信号k被设置为在预定时间内为“激活”时，存取就绪信号l被 设置为“激活”，设备进入正常的操作状态。
由于偶然原因如噪声或其它等引起的同步被释放情况的操作，同输 入时钟信号频率发生突然改变情况的操作也是类似的，
进一步说，当PLL电路在预定时间内没有锁住的情况时，应视为 硬件出现故障，给到扩展总线的中断信号g被激活，故障情况可通过给 计算机(未示出)。
根据本发明的扩展卡存取控制方法，参照图5所示流程图叙述如 下。
图5表示了根据本发明扩展卡存取控制过程一例的流程图，对应于 图1微计算机6数据处理过程，标号(1)至(13)分别表示处理步 骤。
首先，微计算机6设置一预定时间给内部定时器(1)，将输入时 钟a输入到内部计数电路(未示出)中，使计数操作开始(2)，当预 定时间的计数操作完成时(3)，从计数值(4)计算出输入时钟a频 率。
随后，参照存储在微计算机6的ROM或其它存储源中的用于设置 分频比率M和N的表，如图4(5)所示，通过控制信号f(6)和(7) 来设置与分频器13和14相对应的值；用于计时预定时间的内部计时器 开始启动(8)；当定时器完成预定时间的计时操作时(9)，则检查 PLL电路2是否已被锁定；例如如果没有，使中断信号g有效的中断处 于激活状态(13)，该状态被通知给主CPU，处理过程结束。
当在步骤(10)确定PLL电路2已被锁定，存取就绪信号l被“激 活”，由此进入设置DRAM电路4存取就绪状态(11)，允许对DRAM 电路4的存取操作开始运行。
接下来，检查PLL电路2的锁定状态是否已经解锁(12)；当被 解锁，即为“是”时，操作流程返回至步骤(1)，重复相同过程。
〔实施例二〕
实施例一讲的是，PLL电路2中分频器13和14利用微计算机6 的控制信号f设置分频比率为M和N的情况，然而上述过程并不限于 使用微计算机6，也可以用硬件逻辑来组成。
进一步说，安装于扩展卡上的存储电路不仅限于DRAM电路4， 而且还可以采用SRAM电路或图象处理逻辑电路或其它类似的非存储 器电路。
本发明扩展卡可读出的数据处理程序的结构，将参照图6所示存储 图描述如下。
图6表示了存储介质的存储图，其中存储本发明所述扩展卡可读出 的多种数据处理程序。
尽管没有特别示出，用于管理存储于存储介质中程序的管理信息， 例如版本信息、作者信息以及其它信息也被存储起来；也有这种情况， 即依赖于读出侧OS或类似的程序的信息，例如识别和显示程序的图标 等也存储。
进一步说，属于不同程序的数据也在目录中被管理；也有这样情 况，把各种程序安装到计算机中的程序，在安装程序被压缩的情况下， 译码程序的程序和类似的程序，也被存储起来。
本实施例中图5表示的功能，可由主计算机从外部安装的程序来执 行；在这种情况下，本发明甚至可以应用到包括从CD-ROM、闪存、 FD等提供到外设或通过网络从其它外存介质提供的程序的信息组。
如上所述，显然可以理解，本发明目的的实现是通过这样的方法， 存储有实现上述实施例功能的软件程序码的存储介质，提供给一个系统 或一个设备，和计算机(或CPU或MPU)，系统和设备读出，存储在 存储介质中的程序码并执行。
在此情况下，从存储介质中读出程序码自身，实现本发明新的功 能，已存程序码的存储介质实现了本发明。
作为提供程序码的存储介质，可以是诸如软盘、硬盘、光盘、CD -ROM、CD-R、磁带、永久存储卡、ROM、EEPROM，等等。
同时显而易见，不仅上述实施例功能通过由计算机读出程序码执行 得以实现，而且在基于程序码的指令，OS(操作系统)等控制计算机 运行一部分或全部实际过程，上述实施例功能由这些过程实现。
进一步说，显而易见，存储介质中读出的程序码写入到插入计算机 的功能扩展卡或连接于计算机的功能扩展单元中之后，在基于程序码的 指令，功能扩展卡或功能扩展单元等的CPU执行一部分和全部实际过 程，上述实施例功能由这些过程实现。
根据上述本发明，由于扩展卡具有：信号产生装置，连接在预定扩 展总线上，产生与扩展总线提供的数据传输时钟同步的参考时钟；测量 数据传输时钟频率的测量装置；设置参考时钟频率的设置装置，参考时 钟由测量装置在测量频率基础上由信号发生装置产生；所以，产生预定 频率的参考时钟不受来自扩展总线传输时钟波动影响，高性能数据处理 得以实现。
由于扩展卡也有定时信号产生装置，它在参考时钟基础上产生规定 存储器的存取定时信号，所以可以实现在预定频率的参考时钟基础上， 不受来自扩展总线数据传输时钟频率波动影响的存储器访问。
这里也提供了扩展卡存取控制方法，该卡带有信号产生装置，连接 于预定扩展总线，产生与来自扩展总线数据传输时钟同步的参考时钟； 更进一步提供了存储介质，其中存有可由计算机读出并控制具有信号产 生装置的扩展卡的存取的程序，信号产生装置连接到预定扩展总线上， 产生与来扩展总线数据传输时钟同步的参考时钟，其中程序具有：测量 数据传输时钟频率的测量步骤；在测量频率基础上设置由信号产生装置 产生参考时钟频率的设置步骤；这样，在产生预定频率的参考时钟不受 来自扩展总线数据传输时钟频率波动影响的情况下，获得了数据处理的 高性能。
图1表示了扩展卡结构框图，说明了本发明一个实施例。
在图中，标号1为扩展卡主体；2是PLL电路，产生与扩展总线 输入时钟任意频率同步的时钟信号b；3是时序产生器，根据从PLL电 路2得到的时钟信号b产生RAS信号c和CAS信号d，作为对DRAM (动态随机存储器)电路4的存取信号，地址锁存器5的时序控制信号 e，以及类似的信号。
标号6表示一单片微计算机，其中具有CPU，RAM，ROM， 时序电路，计数器电路，以及类似电路(未示出)。扩展总线的时钟信 号a输入微计算机6的计数器(未示出)；由此得到时钟信号a的计数 值。
微计算机6的控制信号f连接到PLL电路2；PLL电路2和类似 的电路中分频器的分频比设置，可被控制；进一步说，中断信号g和等 待信号h可由微计算机6输出到扩展总线。
标号4表示了DRAM(动态随机存储器)电路由许多RAM芯片 组成；标号5表示地址锁存器，锁存来自扩展总线地址/数据信号i，提 供给DRAM电路4，其功用是扩展总线和DRAM电路4的数据信号的 缓冲器电路。
标号7表示了一地址译码器，通过扩展总线的地址/数据信号i或类 似信号检测对DRAM电路4的访问，将检测结果作为存取信号j提供给 时序产生器3。
图2为表示图1中PLL电路2具体结构的框图，其中同图1的组 成部件，标号亦相同。
图中标号10为相位检测器(PD)；11为低通滤波器(LPF)； 12为压控振荡器(VCO)；13和14为分频器；15为锁定检测器 (LD)，用于根据相位检测器10的输出β产生PLL电路2的锁定信 号k。
下面说明图2中PLL电路2的运行。
输入时钟，即来自扩展总线数据传输时钟的相位，通过相位检测器 10与分频器14输出α相位相比较，产生相位差信号β；低通滤波器11 根据相位差将相位差信号β转换为电压信号γ；电压信号γ输入到压控振 荡器12中。
VCO12的振荡输出(输出时钟δ)输入到分频器14；通过这一反 馈环路，输入时钟a的相位和分频器14输出a的相位，即VCO12的输 出时钟δ受到控制，它们之间的相位总是保持同步。
VCO12的输出时钟δ输入到分频器13；此时假设输出时钟b的频 率为Fout，频率Fout与输入时钟a的频率Fin之间的关系为(Fout＝N÷M ×Fin)，当假设分频器13分频比设置为“M”而分频器14分频比设 置为“N”时，它们的相位就总会保持在同步状态。
进一步说，分频器13和14的分频比率可以由外部信号ε和ξ来设 置，即来自于微计算机6控制信号f。
参照图1和2等将实施例的结构特点描述如下。
上述扩展卡结构具有：信号产生装置(PLL电路2)连接到规定 的扩展总线上，用于通过对来自扩展总线的数据传输时钟的分频，产生 与数据传输时钟相同步的参考时钟(输出时钟b)；测量装置(由微计 算机6内部的时序器组成)用于测量数据传输时钟的频率；设置装置， 用于根据测量装置测量的频率，设置由信号产生装置所产生的参考时钟 的频率，(如依据图4所示微计算机6中ROM或其它存储源中存储表， 下面将会详述，通过控制信号f设置分频器13和14的分频比率)，从 而产生规定频率的参考时钟，不受来自扩展总线的数据传输时钟频率波 动的影响，得到高性能的数据处理。
由于扩展卡具有定时信号产生装置(时序发生器3)，根据输出时 钟b对预定存储器(DRAM电路4或其它存储源)产生存取定时信号， 实现了存储器的存取基于规定频率的参考时钟，不受来自扩展总线传输 时钟频率波动的影响。
下面参考图3和4对每一部分详加描述。
图3为时序图，表示了图1所示扩展卡的存储器存取控制信号的时 序情况；图4表示图2中设置在分频器13和14分频比率及每个时钟间 的关系。
来自扩展卡的输入时钟a输入到微计算机6中；微计算机6把输入 时钟a提供给内部的计数电路(未示出)，在预定时间内计算输入时钟 a的频率计算值，并把计算值设置为频率Fin。
作为存取访问的定时信号，RAS信号c和CAS信号d由时序发生 器3输入到DRAM电路4，其时序由图3所示；例如，现假定当DRAM 电路4的输出时钟频率等于33MHz，DRAM电路4的存取时间设置为 最高速率；为了由输入时钟a形成DRAM电路4最高速率时序，微计 算机通过PLL电路2设置控制信号f，这样使得输出时钟b的频率等于 33MHz。
特别要说明的是，图4所示分频器13的分频比设置为M，分频器 14的分频比设置为N；例如，当输入时钟a的频率在66MHz至60MHz 范围内时，分频比率M和N分别设置为“2”和“1”，则得到输出 时钟b为33MHz或30MHz；当输入时钟a的频率在60MHz至50MHz 范围内时，分频比率M和N分别设置为“9”和“5”，则得到输出 时钟b为33MHz或28MHz。
当分频比被设置了，频率也即被设定了。
PLL电路2锁定之前，微计算机6处于等待；PLL电路2被锁定 的状态表示了输入时钟a和输出时钟b处于完全同步的状态，如图3所 示，这些信号的上升沿是同时出现的。
在图2中，锁定信号k由PLL电路2的相位检测器10中相位信号 β通过锁定检测器15而得到；锁定信号k连接到微计算机6的输入端 口；当它检测到锁定状态持续到预定时间，微计算机6即确定可以访问 DRAM电路4，输出存取就绪信号l送往时序发生器3。
时序发生器3工作过程如下。
当PLL电路2没锁定即当不能存取DRAM电路4的状态下，来自 微计算机6的存取就绪信号l为“无效”状态；在此情况下，地址检测 器7检测来自扩展总线访问；当存取信号j被激活时，时序发生器3为 扩展总线激活存取重试信号m，请求扩展总线再试存取；或者时序发生 器3也可以使放弃信号n为有效；如果需要也可能激活等待信号o允许 扩展总线来等待。
当PLL电路2锁定即当DRAM电路4可以存取的状态下，来自微 计算机6的存取信号l处于“激活”状态；因此如果由地址检测器7产 生的表示扩展总线存取的存取信号j处于“激活”，就产生对地址锁存 器5和DRAM电路4的时序信号，正常存取过操作得以执行。
下面叙述这样一种情况，来自扩展总线的数据传输时钟信号a的频 率突然改变情况下的工作过程。
当时钟信号a的频率Fin突然改变时，PLL电路2的同步即被释 放；这样一来锁定信号k为“无效”并且微计算机6检测到失步状态； 当检测到失步状态时，微计算机6再次开始对传输时钟即输入时钟a频 率的测量过程，并控制PLL电路2，以便输出时钟b设置到最佳频率 上。
由于锁定信号k也输入到时序发生器3中，设备会马上被设置到对 扩展总线来的访问为“不可能”状态；这样由微计算机处理延时造成的 非法存取情况能够避免。
其后的操作与电源接通时相同；当输入时钟a与输出时钟b同步， 且锁定信号k被设置为在预定时间内为“激活”时，存取就绪信号l被 设置为“激活”，设备进入正常的操作状态。
由于偶然原因如噪声或其它等引起的同步被释放情况的操作，同输 入时钟信号频率发生突然改变情况的操作也是类似的，
进一步说，当PLL电路在预定时间内没有锁住的情况时，应视为 硬件出现故障，给到扩展总线的中断信号g被激活，故障情况可通过给 计算机(未示出)。
根据本发明的扩展卡存取控制方法，参照图5所示流程图叙述如 下。
图5表示了根据本发明扩展卡存取控制过程一例的流程图，对应于 图1微计算机6数据处理过程，标号(1)至(13)分别表示处理步 骤。
首先，微计算机6设置一预定时间给内部定时器(1)，将输入时 钟a输入到内部计数电路(未示出)中，使计数操作开始(2)，当预 定时间的计数操作完成时(3)，从计数值(4)计算出输入时钟a频 率。
随后，参照存储在微计算机6的ROM或其它存储源中的用于设置 分频比率M和N的表，如图4(5)所示，通过控制信号f(6)和(7) 来设置与分频器13和14相对应的值；用于计时预定时间的内部计时器 开始启动(8)；当定时器完成预定时间的计时操作时(9)，则检查 PLL电路2是否已被锁定；例如如果没有，使中断信号g有效的中断处 于激活状态(13)，该状态被通知给主CPU，处理过程结束。
当在步骤(10)确定PLL电路2已被锁定，存取就绪信号l被“激 活”，由此进入设置DRAM电路4存取就绪状态(11)，允许对DRAM 电路4的存取操作开始运行。
接下来，检查PLL电路2的锁定状态是否已经解锁(12)；当被 解锁，即为“是”时，操作流程返回至步骤(1)，重复相同过程。
〔实施例二〕
实施例一讲的是，PLL电路2中分频器13和14利用微计算机6 的控制信号f设置分频比率为M和N的情况，然而上述过程并不限于 使用微计算机6，也可以用硬件逻辑来组成。
进一步说，安装于扩展卡上的存储电路不仅限于DRAM电路4， 而且还可以采用SRAM电路或图象处理逻辑电路或其它类似的非存储 器电路。
本发明扩展卡可读出的数据处理程序的结构，将参照图6所示存储 图描述如下。
图6表示了存储介质的存储图，其中存储本发明所述扩展卡可读出 的多种数据处理程序。
尽管没有特别示出，用于管理存储于存储介质中程序的管理信息， 例如版本信息、作者信息以及其它信息也被存储起来；也有这种情况， 即依赖于读出侧OS或类似的程序的信息，例如识别和显示程序的图标 等也存储。
进一步说，属于不同程序的数据也在目录中被管理；也有这样情 况，把各种程序安装到计算机中的程序，在安装程序被压缩的情况下， 译码程序的程序和类似的程序，也被存储起来。
本实施例中图5表示的功能，可由主计算机从外部安装的程序来执 行；在这种情况下，本发明甚至可以应用到包括从CD-ROM、闪存、 FD等提供到外设或通过网络从其它外存介质提供的程序的信息组。
如上所述，显然可以理解，本发明目的的实现是通过这样的方法， 存储有实现上述实施例功能的软件程序码的存储介质，提供给一个系统 或一个设备，和计算机(或CPU或MPU)，系统和设备读出，存储在 存储介质中的程序码并执行。
在此情况下，从存储介质中读出程序码自身，实现本发明新的功 能，已存程序码的存储介质实现了本发明。
作为提供程序码的存储介质，可以是诸如软盘、硬盘、光盘、CD -ROM、CD-R、磁带、永久存储卡、ROM、EEPROM，等等。
同时显而易见，不仅上述实施例功能通过由计算机读出程序码执行 得以实现，而且在基于程序码的指令，OS(操作系统)等控制计算机 运行一部分或全部实际过程，上述实施例功能由这些过程实现。
进一步说，显而易见，存储介质中读出的程序码写入到插入计算机 的功能扩展卡或连接于计算机的功能扩展单元中之后，在基于程序码的 指令，功能扩展卡或功能扩展单元等的CPU执行一部分和全部实际过 程，上述实施例功能由这些过程实现。
根据上述本发明，由于扩展卡具有：信号产生装置，连接在预定扩 展总线上，产生与扩展总线提供的数据传输时钟同步的参考时钟；测量 数据传输时钟频率的测量装置；设置参考时钟频率的设置装置，参考时 钟由测量装置在测量频率基础上由信号发生装置产生；所以，产生预定 频率的参考时钟不受来自扩展总线传输时钟波动影响，高性能数据处理 得以实现。
由于扩展卡也有定时信号产生装置，它在参考时钟基础上产生规定 存储器的存取定时信号，所以可以实现在预定频率的参考时钟基础上， 不受来自扩展总线数据传输时钟频率波动影响的存储器访问。
这里也提供了扩展卡存取控制方法，该卡带有信号产生装置，连接 于预定扩展总线，产生与来自扩展总线数据传输时钟同步的参考时钟； 更进一步提供了存储介质，其中存有可由计算机读出并控制具有信号产 生装置的扩展卡的存取的程序，信号产生装置连接到预定扩展总线上， 产生与来扩展总线数据传输时钟同步的参考时钟，其中程序具有：测量 数据传输时钟频率的测量步骤；在测量频率基础上设置由信号产生装置 产生参考时钟频率的设置步骤；这样，在产生预定频率的参考时钟不受 来自扩展总线数据传输时钟频率波动影响的情况下，获得了数据处理的 高性能。
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