频率缩放方法、电路及相关联全数字锁相环路
阅读：931发布：2022-10-06
专利汇可以提供频率缩放方法、电路及相关联全数字锁相环路专利检索，专利查询，专利分析的服务。并且本 发明 涉及 频率 缩放方法、 电路 及相关联全数字 锁 相环路。本发明揭示一种频率缩放方法。所述方法用于将全数字 锁相环 路ADPLL的输出频率从第一频率改变到不同于所述第一频率的第二频率。所述方法包含：停止将第一 振荡器 调谐字OTW馈送到所述ADPLL的数控振荡器DCO，其中所述第一OTW是基于相对于所述第一频率获得的 相位 检测结果而产生；将第二OTW馈送到所述DCO以便将所述输出频率从所述第一频率改变到所述第二频率；及根据所述第二频率执行零相位重启ZPR操作以产生所述相位检测结果。本发明还揭示相关联ADPLL及频率缩放电路。，下面是频率缩放方法、电路及相关联全数字锁相环路专利的具体信息内容。
频率缩放方法、电路及相关联全数字锁相环路
技术领域
背景技术
[0002] 在调制解调器数字无线电设计中，RF频率合成器是用于无线电信号的上变频及下变频两者的关键块。传统上，其已基于电荷泵PLL，所述电荷泵PLL并不容易地适合于经缩放CMOS整合且遭受由相关相位检测方法产生的高电平的参考杂散。已针对RF无线应用提出并论证使用刻意避免任何模拟调谐控制的数控振荡器(DCO)。此允许以完全数字方式将环路控制电路实施为数字同步相位域全数字PLL(ADPLL)。
发明内容
[0003] 本发明提供一种用于将全数字锁相环路ADPLL的输出频率从第一频率改变到不同于该第一频率的第二频率的频率缩放方法，该方法包括：停止将第一振荡器调谐字OTW馈送到该ADPLL的数控振荡器DCO，其中该第一OTW是基于相对于该第一频率获得的相位检测结果而产生；将第二OTW馈送到该DCO以将该输出频率从该第一频率改变到该第二频率；及根据该第二频率执行零相位重启ZPR操作以产生该相位检测结果。
[0005] 当与附图一起阅读时，依据以下详细说明最佳地理解本揭露的各方面。应注意，根据本行业中的标准实践，各种构件未按比例绘制。事实上，为论述的清晰起见，可任意地增加或减小各种构件的尺寸。
[0006] 图1是图解说明根据本揭露的实施例的并入有频率缩放机制的ADPLL的示意图；
[0007] 图2是图解说明根据本揭露的实施例的频率缩放电路的示意图；
[0008] 图3是图解说明根据本揭露的实施例的控制脉冲产生器的示意图；
[0009] 图4是图解说明根据本揭露的实施例的振荡器调谐字(OTW)注入器的示意图；
[0010] 图5是图解说明与频率缩放电路相关的信号的逻辑电平的时序图；及
[0011] 图6是图解说明根据本揭露的实施例的频率缩放操作的流程图。
具体实施方式
[0012] 以下揭露提供用于实施本揭露的不同构件的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本揭露。当然，这些组件及布置仅是实例且不打算为限制的。举例来说，以下说明中的在第二构件上方或在第二构件上形成第一构件可包含其中以直接接触方式形成第一及第二构件的实施例，且还可包含其中可在第一与第二构件之间形成额外构件使得第一与第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复参考编号及/或字母。此重复是出于简化及清晰的目的且自身不叙述所论述的各种实施例及/或配置之间的关系。
[0013] 此外，本文中可为了容易说明而使用空间相对术语(例如“下面”、“下方”、“下部”、“上面”、“上部”等等)来描述一个元件或构件与另一(些)元件或构件的关系，如图中所图解说明。所述空间相对术语打算除图中所描绘的定向以外还涵盖装置在使用或操作中的不同定向。设备还可以其它方式定向(旋转90度或处于其它定向)且可相应地同样解释本文中所使用的空间相对描述语。
[0014] 尽管陈述本揭露的广泛范围的数值范围及参数为近似值，但尽可能精确地报告在特定实例中陈述的数值。然而，任一数值固有地含有必然由相应测试测量中存在的标准偏差所引起的特定误差。并且，如本文中所使用，术语“约”通常意指在给定值或范围的10％、5％、1％或0.5％内。或者，术语“约”意指在由所属领域的技术人员考虑时在平均值的可接受标准误差内。除了在操作/工作实例中或除非另外明确规定，否则本文中所揭示的所有数值范围、量、值及百分比(例如用于材料的数量、持续时间、温度、操作条件、量比率等等的那些数值范围、量、值及百分比)应理解为通过术语“约”在所有实例中修改。因此，除非指示为相反，否则本揭露及所附权利要求书中所陈述的数值参数为可视需要变化的近似值。起码，至少应根据所报告有效数字位数并通过采用普通舍入技术来解释每一数值参数。范围可在本文中表达为从一个端点到另一端点或在两个端点之间。除非另有规定，否则本文中所揭示的所有范围均包含端点。
[0015] 频率缩放通常采用于各种系统(例如物联网(IoT)装置或串行化器-解串行化器(SerDes))中以用于不同应用。所述应用中的一者与功率管理相关联。嵌入有频率缩放的功能的装置可通过配置其中的频率合成器而将其操作频率从高频率切换到低频率或反之亦然。在IoT功率管理应用中，IoT装置需要被在所规定有限时间周期内从功率节约模式或睡眠模式激活到正常模式以便减少等待时间且改进用户体验。事实上，其它应用也出于类似原因而要求快速频率缩放反应。
[0016] 当锁相环路(PLL)的目标频率经控制以从一个频率操作地改变到另一频率时，PLL的锁定时间是实现所述快速频率缩放功能的瓶颈。一般来说，现有模拟PLL的锁定时间大于约2500个参考时钟循环。然而，在一些现有方法中，可借助于针对不同锁定阶段设定不同环路带宽而将锁定时间从原来的2500个参考时钟循环进一步减少到约250个参考时钟循环。举例来说，针对初始锁定阶段(还称为频率跟踪阶段或粗略调谐阶段)采用大环路带宽；且接着锁定阶段通过从大环路带宽切换到小环路带宽而移动到稳定锁定阶段。稳定锁定阶段还称为相位跟踪阶段或精细调谐阶段。在大环路带宽与小环路带宽之间切换的机制是复杂的且改进在某种程度上是有限的。
[0017] 现有全数字PLL(ADPLL)的锁定时间比模拟PLL的锁定时间短得多。一些现有技术ADPLL具有约100个参考时钟循环的经减少锁定时间。然而，此性能仍无法满足一些现代标准中所规定的快速频率缩放要求。本揭露的一个特征是提供具有快速频率缩放能力的ADPLL架构使得所揭示ADPLL架构可比现有方法更快地进入锁定阶段。与现有技术ADPLL的约100个参考时钟循环及现有技术模拟PLL的约2500个参考时钟循环相比，所提出ADPLL架构具有约10个参考时钟循环的经减少锁定时间。
[0018] 本揭露的概念包含将振荡器调谐字(OTW)直接注入到基于时间/数字转换器(TDC)的ADPLL的数控振荡器(DCO)中。如下文将给出详细操作及机构。
[0019] ADPLL架构的示意图
[0020] 根据本揭露的示范性实施例，在图1中展示图解说明并入有频率缩放机制的ADPLL的示意图。请注意，不打算将本发明限制于本文中所展示的实例。所属领域的技术人员还可在不背离本发明的范围的情况下将本发明的原理应用于其它控制应用。
[0021] 参考图1，ADPLL 100包含累加频率命令字(FCW)及DCO时钟FDCO的相位的相位计数器101。相位计数器101检测参考时钟FREF与DCO时钟FDCO之间的相位差。相位检测器110根据参考时钟FREF与DCO时钟FDCO之间的相位差而补偿FCW与DCO时钟FDCO之间的相位差。以此方式，可实时固定数字相位误差值以便实现锁相状态。数字环路滤波器114对数字相位误差值进行滤波且控制PLL操作特性。锁定检测器116检测来自相位检测器110的输出是否满足所规定条件且产生锁定指示信号LD。DCO 122根据来自数字环路滤波器114或频率缩放电路124的输出而控制DCO时钟FDCO的频率。在此实施例中，来自数字环路滤波器114或频率缩放电路124的二进制码输出在馈送到DCO 122中之前由二进制码到热码转换器120转换成热码以便改进DCO 122的硬件成本及/或性能。然而，此并非对本揭露的限制。在一些实施例中，可省略二进制码到热码转换器120。在一些实施例中，DCO 122可需要其它类型的DCO控制码。
[0022] 图1的相位计数器101包含参考相位累加器102、可变相位累加器106、TDC 104及零相位重启(ZPR)电路108。参考相位累加器102根据参考时钟FREF累加FCW的相位。可变相位累加器106根据参考时钟FREF累加DCO时钟FDCO的相位且对累加结果进行取样以便检测DCO时钟FDCO的变化。TDC 104检测参考时钟FREF与DCO时钟FDCO之间的相位差。另外，无论何时ADPLL 100被重新激活或在ADPLL 100经配置以执行频率缩放操作时，ZPR电路108经部署以接收信号EN_ZPR以启用相位计数器101以进入ZPR操作达所规定时间周期。
[0023] 本揭露的快速频率缩放的机制通过采用至少包含频率缩放电路124、相位误差(PHE)冻结器112及OTW选择器118的数个功能块而实现。频率缩放电路124用于产生关于OTW注入的控制信号及其它支持信号以调整ADPLL 100的操作，以便在使DCO 122于不同频率模式之间切换时允许平稳且正确频率切换。OTW选择器118及PHE冻结器112连同频率缩放电路124一起用作辅助电路。OTW选择器118可实施为具有分别来自数字环路滤波器114及频率缩放电路124的两个输入的多路复用器。在操作中，OTW选择器118基于其选择线处的信号EN_PHE_FREEZE而将其输入中的一者选择性地馈送到二进制码到热码转换器120。PHE冻结器
112用于基于由频率缩放电路124产生的控制信号EN_PHE_FREEZE而操作地断开或闭合ADPLL 100的环路。在此实施例中，PHE冻结器112耦合于相位检测器110与数字环路滤波器
114之间。请注意，不打算将本发明限制于本文中所展示的实例。所属领域的技术人员还可在不背离本发明的范围的情况下将本发明的原理应用于其它控制应用。举例来说，PHE冻结器112可放置于数字环路滤波器114与OTW选择器118之间。
112用于基于由频率缩放电路124产生的控制信号EN_PHE_FREEZE而操作地断开或闭合ADPLL 100的环路。在此实施例中，PHE冻结器112耦合于相位检测器110与数字环路滤波器
114之间。请注意，不打算将本发明限制于本文中所展示的实例。所属领域的技术人员还可在不背离本发明的范围的情况下将本发明的原理应用于其它控制应用。举例来说，PHE冻结器112可放置于数字环路滤波器114与OTW选择器118之间。
[0024] 在此实施例中，频率缩放电路124控制ADPLL 100以在3GHz频带与2GHz频带之间切换。当ADPLL 100所应用于的系统在正常模式中操作时提供3GHz频带。相比来说，当所述系统在功率节约模式中操作时提供2GHz频带。本揭露可进一步应用于拥有两个以上模式(即，需要两个以上不同时钟频率)的系统。所属领域的技术人员还可在不背离本发明的范围的情况下将本发明的原理应用于其它控制应用。
[0025] 用于频率缩放电路架构的电路
[0026] 图2是图解说明根据本揭露的实施例的频率缩放电路124的示意图。频率缩放电路124包含控制脉冲产生器126、两输入多路复用器128及OTW注入器130。如上文所提及，信号EN_ZPR用于启用相位计数器101以进入到ZPR操作模式中，且环路冻结信号EN_PHE_FREEZE用于断开或闭合ADPLL 100的环路。控制脉冲产生器126进一步产生信号FS_DELAY，信号FS_DELAY是通过将信号FS延迟达一时间周期而产生。信号EN_ZPR及EN_PHE_FREEZE两者均由控制脉冲产生器126基于来自外部电路的信号FS而产生。在一些实施例中，所述外部电路可与ADPLL 100整合于单个裸片或单个芯片上。在一些其它实施例中，所述外部电路可放置于另一芯片中且通过印刷电路板(PCB)上的导线而与ADPLL 100通信。
[0027] 当用户或系统打算控制ADPLL 100以进行频率缩放时，用户或系统可改变信号FS的逻辑电平。举例来说，用户或系统可将信号FS从逻辑低电平断言为逻辑高电平；或者用户或系统可将信号FS从逻辑高电平解除断言为逻辑低电平。明确地说，当用户或系统打算减缓操作频率时，用户或系统可断言信号FS以使ADPLL 100的DCO 122减速且获得具有2GHz频率的DCO时钟FDCO。或者，当用户或系统需要较高操作频率时，用户或系统可通过解除断言信号FS且获得具有3GHz频率的DCO时钟FDCO而使ADPLL 100加速。
[0028] 为了更明确地定义控制脉冲产生器126，请连同图2一起参考图3及图5。图3是图解说明控制脉冲产生器126的示意图。图5是图解说明与频率缩放电路124相关的信号的逻辑电平的时序图。控制脉冲产生器126包含上升边缘检测器132、下降边缘检测器134、延迟电路136及脉冲产生器138。上升边缘检测器132用于监测信号FS的逻辑电平从低改变到高的情况且响应于此情况而产生感测结果。所述感测结果被馈送到后续电路(即，脉冲产生器138)以产生两者均具有所要格式的信号EN_PHE_FREEZE及EN_ZPR。如图5中所展示，信号EN_PHE_FREEZE及信号FS的上升边缘基本上同时(时间点T1)出现。以此方式，ADPLL 100可经配置以在频率缩放操作的初始阶段处从闭合环路变为断开环路。在与信号FS被断言基本上相同的时间使ADPLL 100被迫变为断开环路会允许避免从PHE冻结器112上游的电路反馈尚未稳定下来的信号。
[0029] 如图5中所展示，在信号FS的上升边缘(时间点T1)之后在参考时钟FREF的第二上升边缘(时间点T3)处信号EN_ZPR被断言。请注意，为了简洁起见图2及4中未描绘参考时钟FREF。
[0030] 下降边缘检测器134用于监测其中信号FS的逻辑电平从高改变到低的情况且响应于此情况而产生感测结果。所述感测结果被馈送到后续电路(即，脉冲产生器138)以便产生具有所要格式的信号EN_PHE_FREEZE及EN_ZPR。下降边缘检测器134的原理基本类似于上升边缘检测器132。信号EN_PHE_FREEZE的上升边缘及信号FS的上升边缘基本上同时出现。在信号FS的上升边缘之后在参考时钟FREF的第二上升边缘处信号EN_ZPR被断言。
[0031] 每当ADPLL 100的频率缩放由信号FS激活时，如上文所描述信号EN_PHE_FREEZE及EN_ZPR被断言。信号EN_PHE_FREEZE及EN_ZPR的断言保持达所规定时间周期以便确保整个ADPLL电路100被适当地配置以进行频率缩放。明确地说，如在图5中可见，在时间点T2之后在参考时钟FREF的9个时钟循环之后信号EN_PHE_FREEZE被解除断言。在时间点T3之后在参考时钟FREF的7个时钟循环之后信号EN_ZPR被解除断言。
[0032] 延迟电路136用于基于信号FS而产生信号FS_DELAY。如图5中所描绘，在时间点T2处信号FS_DELAY被断言。返回参考图2，信号FS_DELAY耦合到两输入多路复用器128及OTW注入器130的选择线。两输入多路复用器128根据信号FS_DELAY输出第一频率命令字(FCW)值或第二FCW值作为信号FCW。第一FCW值及第二FCW值是根据ADPLL 100在其下操作的所要频带定义的预定参数。在此实施例中，第一FCW值60是从目标频率3GHz导出；且第二FCW值40是从目标频率2GHz导出。如此，当ADPLL 100经配置以在3GHz下操作时，注入到参考相位累加器102中的FCW值是60；当ADPLL 100经配置以在2GHz下操作时，注入到参考相位累加器102中的FCW值是40。请注意，不打算将本发明限制于本文中所展示的实例。所属领域的技术人员还可在不背离本发明的范围的情况下将本发明的原理应用于其它控制应用。
[0033] 还参考图2，OTW注入器130至少根据信号OTW、LD、ΔOTW及FS_DELAY产生信号OTW_INJECTION。根据本揭露的实施例，在图4中描绘OTW注入器130的更特定示意图。参考图4，OTW注入器130包含两输入多路复用器140及146、寄存器142及OTW加法器144。两输入多路复用器140用于根据锁定指示信号LD选择数字环路滤波器114的输出信号OTW或寄存器142的输出信号。锁定指示信号LD由锁定检测器116产生。如名称暗示，锁定检测器116用于评估整个ADPLL 100的锁定质量。在此实施例中，举例来说，锁定检测器116保持监测由相位检测器110获得的数字相位误差值是否超过所规定阈值。当相位检测器110的数字相位误差值连续低于阈值达预定时间周期(例如，参考时钟FREF的128个时钟循环)时，断言锁定指示信号LD。一旦相位检测器110的数字相位误差值超过所规定阈值，便解除断言锁定指示信号LD。
[0034] 在频率缩放操作期间，锁定指示信号LD被迫被断言。更明确地说，每当信号EN_PHE_FREEZE被断言时，锁定指示信号LD均被固定为逻辑高电平，如在图5中可见。往回参考图4，寄存器142记录两输入多路复用器140的最新输出。当锁定指示信号LD处于逻辑高电平时，存储于寄存器142中的值为恰在锁定指示信号LD断言之前输入到两输入多路复用器140的OTW值。信号ΔOTW是在频率缩放操作之前及之后根据DCO 122的频率预定义。当信号FS_DELAY被断言时，存储于寄存器142中的OTW值及信号ΔOTW经求和以产生信号OTW_INJECTION。在此示范性实施例中，当锁定指示信号LD处于逻辑高电平时，存储于寄存器142中的OTW值是19，如图5中所展示。如此，在信号FS_DELAY被断言之前，信号OTW_INJECTION的值也是19。当信号FS_DELAY被断言时，信号OTW_INJECTION的值切换为OTW值与所接收信号ΔOTW的和。在此实施例中，所接收信号ΔOTW是负值(即，-17)以便将DCO 122的振荡频率从3GHz调整到2GHz，且OTW值与所接收信号ΔOTW的和是2。
[0035] 请注意，信号OTW、OTW_INJECTION用于调整DCO 122，且含义类似于使用可变电压信号来调整模拟压控振荡器(VCO)的输出电压。在本揭露中，信号ΔOTW表示用户想重新缩放DCO 122的频率的程度且包含重新缩放方向(即，加速或减速)的信息。在频率缩放操作期间，将信号OTW_INJECTION注入到DCO 122中。更明确地说，通过两输入多路复用器118将信号OTW_INJECTION发射到二进制码到热码转换器120。二进制码到热码转换器120将呈二进制形式的信号OTW_INJECTION转换成热码，且接着将呈热码形式的信号OTW_INJECTION馈送到DCO 122。
[0036] 用于频率缩放操作的操作
[0037] 一旦接收到信号OTW_INJECTION，DCO 122便响应于信号OTW_INJECTION而跳转到目标频率。举例来说，DCO 122将其振荡频率从3GHz调整到2GHz。当然，DCO时钟FDCO反映DCO 122的频率改变，且影响相位计数器101，这是因为DCO时钟FDCO耦合到可变相位累加器106及TDC 104，如图1中所展示。在频率缩放的初始阶段处，相位计数器101基于DCO时钟FDCO而将自身调适为当前目标频率。图6是图解说明根据本揭露的实施例的频率缩放操作的流程图。在以下段落中提供频率缩放的每一阶段的更详细说明。
[0038] 为了促进对所揭示频率缩放机制的理解，本文中结合图1到5中所展示的实施例描述图6。请注意，不打算将本发明限制于本文中所陈述的特定形式。而是，本揭露的范围仅由所附权利要求书限制。当控制信号FS指示请求频率缩放操作时，流程开始且进入到操作602中。在操作602中，停止将第一OTW馈送到DCO 122。在图1中所展示的实施例中，由PHE冻结器112基于控制信号EN_PHE_FREEZE而将第一OTW与DCO122断开连接。然而，可实现基本上相同目的的其它实施方案也在本揭露的范围内。第一OTW(即，图1的信号OTW)是基于相位计数器
101及相位检测器110相对于第一频率(即，如上文所提及在此实施例中为3GHz)的相位检测结果而产生的。
101及相位检测器110相对于第一频率(即，如上文所提及在此实施例中为3GHz)的相位检测结果而产生的。
[0039] 在操作604中，将第二OTW馈送到DCO 122以将输出频率从第一频率改变到第二频率(即，根据此实施例，从3GHz改变到2GHz)。明确地说，第二OTW(即，图1的信号OTW_INJECTION)是基于第一OTW及OTW差(即，图1的信号ΔOTW)而导出的。在此阶段中，DCO 122响应于第二OTW而不是第一OTW而工作。换句话说，当ADPLL100不执行频率缩放操作(举例来说，ADPLL 100在正常模式中操作)时，ADPLL 100的DCO 122接收第一OTW。当ADPLL 100执行频率缩放操作以便改变DCO时钟FDCO的频率时，ADPLL 100的DCO 122接收第二OTW。
[0040] 在操作606中，相位计数器101中的ZPR电路108由FS电路124激活，使得相位计数器101可在所规定时间周期(举例来说，参考时钟FREF的7个时钟循环)内通过采用第二频率的第二频率命令字FCW而执行ZPR操作。当执行ZPR操作达所规定时间周期时，第一OTW准备好在不造成整个ADPLL 100的不稳定的情况下重新连接到DCO122。因此，在操作608中，再次将第一OTW馈送到DCO 122且同时将第二OTW与DCO 122断开连接。
[0041] 本揭露频率缩放操作大大减少了现有技术频率缩放方法的处理循环。如在图5中可见，频率缩放操作在时间点T1处开始且在时间点T4处结束，此小于参考时钟FREF的10个时钟循环。在一些实施例中，可在不造成不稳定的前提下进一步减少ZPR操作的所规定时间。以此方式，可进一步减少本揭露频率缩放操作的整个操作时间。
[0042] 本揭露的一些实施例提供一种用于将全数字锁相环路(ADPLL)的输出频率从第一频率改变到不同于所述第一频率的第二频的率频率缩放方法。所述方法包含：停止将第一振荡器调谐字(OTW)馈送到所述ADPLL的数控振荡器(DCO)，其中所述第一OTW是基于相对于所述第一频率获得的相位检测结果而产生；将第二OTW馈送到所述DCO以便将所述输出频率从所述第一频率改变到所述第二频率；及根据所述第二频率执行零相位重启(ZPR)操作以产生所述相位检测结果。
[0043] 前述内容概述数个实施例的特征使得所属领域的技术人员可更好地理解本揭露的各方面。所属领域的技术人员应了解，其可容易地使用本揭露作为用于设计或修改其它过程及结构以执行本文中所引入的实施例的相同目的及/或实现本文中所引入的实施例的相同优点的基础。所属领域的技术人员还应认识到，此些等效构造不背离本揭露的精神及范围，且其可在不背离本揭露的精神及范围的情况下在本文中做出各种改变、替代及更改。
高效检索全球专利专利汇是专利免费检索,专利查询,专利分析-国家发明专利查询检索分析平台，是提供专利分析，专利查询，专利检索等数据服务功能的知识产权数据服务商。
我们的产品包含105个国家的1.26亿组数据，免费查、免费专利分析。
分析报告
专利汇分析报告产品可以对行业情报数据进行梳理分析，涉及维度包括行业专利基本状况分析、地域分析、技术分析、发明人分析、申请人分析、专利权人分析、失效分析、核心专利分析、法律分析、研发重点分析、企业专利处境分析、技术处境分析、专利寿命分析、企业定位分析、引证分析等超过60个分析角度，系统通过AI智能系统对图表进行解读，只需1分钟，一键生成行业专利分析报告。
频率热门专利
QQ群二维码
意见反馈
意见反馈