技术领域
[0001] 本
发明的示范性
实施例一般涉及
半导体器件、晶体管、
场效应晶体管(FET)、鳍片FET以及通常的多栅极FET，并且还涉及向半导体器件中注入
碳(C)离子。
背景技术
[0002] 对于用缩放(降低)的Vdd值操作的晶体管，希望获得低阈值电压(Vt)。在薄体晶体管中，例如作为实例公知的鳍片FET和如三栅极FET的多栅极，因为衬底的限制的体积，可获得阈值电压调节的常规
掺杂剂方法，在相同衬底上不能有效提供具有不同阈值电压的晶体管。
发明内容
[0003] 本发明的示范性实施例的第一方面提供了一种结构，该结构包括：衬底；在衬底上设置的晶体管，该晶体管包括由用注入有碳的
硅构成的鳍片；以及栅极介质层和
栅极金属层，遮盖所述鳍片的限定晶体管的
沟道的部分。在该结构中，选择在鳍片中的碳浓度以建立晶体管的期望的电压阈值。
[0004] 本发明的示范性实施例的另一方面提供了一种制造晶体管器件的方法。该方法包括提供具有在顶表面上形成的屏蔽
氧化物层的硅层；施加第一掩蔽层以便使所述掩蔽氧化物层的第一部分未被
覆盖；穿过所述屏蔽氧化物层的未被覆盖的所述第一部分向硅层中注入碳以形成具有第一碳浓度的硅层的第一碳注入体积；除去第一掩蔽层；施加第二掩蔽层以便使屏蔽氧化物层的第二部分未被覆盖；穿过屏蔽氧化物层的未被覆盖的第二部分向硅层注入碳以形成具有不同于第一碳浓度的第二碳浓度的硅层的第二碳注入体积；除去第二掩蔽层；并且处理硅层以便形成具有包括硅层的第一体积的沟道的第一鳍片FET器件和具有包括硅层的第二体积的沟道的第二鳍片FET。在此方法中，第一鳍片FET器件具有第一电压阈值并且第二鳍片FET器件具有不同于第一电压阈值的第二电压阈值，所述第二电压阈值与所述第一电压阈值相差的量与第一碳浓度和第二碳浓度之间的差相关。
[0005] 仍在本发明的示范性实施例的另一方面中提供了一种制造晶体管器件的方法。该方法包括，从硅层形成多个鳍片；向第一鳍片施加第一掩蔽层而使第二鳍片未被掩蔽；向未被掩蔽第二鳍片中注入碳以具有第一碳浓度；除去第一掩蔽层；向被注入的第二鳍片施加第二掩蔽层而使第一鳍片未被掩蔽；向未被掩蔽的第一鳍片注入碳以具有第二碳浓度；除去第二掩蔽层；以及形成包括在第一鳍片中的沟道的第一鳍片FET器件和具有在第二鳍片中的沟道的第二鳍片FET器件。在此方法中，第一鳍片FET器件具有第一电压阈值并且第二鳍片FET器件具有不同于第一电压阈值的第二电压阈值，所述第二电压阈值与所述第一电压阈值相差的量与第一碳浓度和第二碳浓度之间的差相关。
[0006] 仍在本发明的示范性实施例的另一方面中提供了一种制造晶体管器件的方法。该方法包括，向硅层的表面中进行阱注入以形成注入的阱；
退火注入的阱；并且向退火的阱中注入碳，其中在硅层的表面上形成界
面层之前注入碳。在此方法中，与非碳注入的阱比较，产生的晶体管器件具有降低的电压阈值，所述电压阈值减小的量至少由注入的阱中的碳浓度确定。
附图说明
[0007] 图1A-1E整体称为图1，示出了根据本发明的实施例的工艺流程的实例，其中：
[0008] 图1A示出了包括衬底、掩埋氧化物(BOX)层、硅遮盖层(SOI)和作为屏蔽氧化物层实施的硬掩模的放大截面图，没有按比例画出；
[0009] 图1B示出了向屏蔽氧化物层的表面选择性地施加光致
抗蚀剂掩模以便限定以第一注入
密度用碳注入的至少一个区域(对应于下面的SOI的至少一个体积(volume))的结果；
[0010] 图1C示出了在第一碳注入之后除去光致抗蚀剂掩模区域；
[0011] 图1D示出了向屏蔽氧化物层的表面选择性地再施加光致抗蚀剂掩模以便限定以第二注入密度注入碳的区域(以及在下面SOI中的至少一个对应体积)的结果；
[0012] 图1E示出了在第二碳注入之后除去光致抗蚀剂掩模区域；
[0013] 图2A-2H，整体称为图2，示出了制造鳍片FET器件的另一个示范性方法，其中[0014] 图2A示出了在衬底和
多晶硅结构上形成的硬掩模层；
[0015] 图2B示出了沿多晶硅结构的侧面形成的氮化硅(SiN)结构；
[0016] 图2C示出了蚀刻以形成鳍片结构的结果；
[0017] 图2D示出了附加的蚀刻结果和垂直于鳍片结构的栅极叠层以及SiN层；
[0018] 图2E示出了除去部分硬掩模层和SiN层的结果以及沿栅极叠层的SiN隔离物的形成；
[0019] 图2F示出了在鳍片结构上沉积的
外延硅(外延Si)层；
[0020] 图2G示出了形成源极和漏极区域的成
角度(angled)
离子注入步骤的截面图；以及[0021] 图2H示出了在外延Si层和栅极叠层上形成的硅化物层。
[0022] 图3是放大俯视图(未按比例)，其示出了根据本发明的示范性实施例的多个鳍片FET的非限制性实例，每个鳍片具有不同的碳剂量(剂量A、剂量B、剂量C、剂量D)并且因此每一个都表现出不同的Vt值。
[0023] 图4示出了
反向偏置体效应对Vt饱和(Vtsat)的曲线图，其中实心点对应碳掺杂并且空心点对应于无碳掺杂。
[0024] 图5示出了根据本发明的示范性实施例的工艺的另一个实施例，其中在限定鳍片后向鳍片注入碳。
[0025] 图6A-6G整体称为图6，示出了根据本发明的实施例的用于形成HKMG nFET的预处理步骤，其中：
[0026] 图6A示出了具有
衬垫氧化物的遮盖层的SOI层；
[0027] 图6B示出了到SOI层中的常规阱注入；
[0028] 图6C示出了阱注入退火；
[0029] 图6D示出了硬掩模的施加和热氧化工艺；
[0030] 图6E和6F示出了构图和硬掩模剥离的结果；以及
[0031] 图6G示出了在界面层处理之前进行的碳注入步骤。
具体实施方式
[0032] 根据本发明的示范性实施例，选择性地调节薄体晶体管的阈值电压以在相同衬底上提供具有不同Vt的晶体管。在薄体晶体管的制造期间，碳注入被用于调节晶体管阈值电压。通过引入不同剂量的碳，在相同衬底上提供具有不同Vt的晶体管。下面描述使用调节阈值电压的方法的示范性工艺流程。
[0033] 图1A示出了包括衬底10、掩埋氧化物(BOX)层12、硅遮盖层14(绝缘体上硅SOI)和作为屏蔽氧化物层16实施的硬掩模的半导体结构的一部分的放大截面图，没有按比例画出。衬底10可以具有任意期望的厚度，BOX层12也具有任意期望的厚度(例如，在50nm或更小到200nm或更大的范围内)，并且硅层14可以具有在约20nm到约30nm范围内的厚度，如一个非限制实例。屏蔽氧化物层16可以包括例如SiO2并且可以具有约2nm和更大的厚度。可以通过使
用例如低温沉积工艺在硅(SOI)层14顶上形成屏蔽氧化物层。屏蔽氧化物层16的一个目的是在随后的碳离子注入步骤期间保护硅层14的表面。
[0034] 图1B示出了向屏蔽氧化物层16的表面选择性地施加光致抗蚀剂掩模18以便限定以第一注入密度用碳注入的至少一个区域(对应于下面的硅层14的至少一个体积)。在图1B中，示出的光致抗蚀剂掩模被分为两个区域18A、18B。当施加碳注入时，光致抗蚀剂区域18A、18B阻止碳离子到达屏蔽氧化物层16和硅层14。
[0035] 在碳注入步骤期间，并且假设2nm厚的屏蔽氧化物层16和具有在约20nm到约30nm范围内的厚度的SOI层14的非限制情况，可以使用不同的
能量进行多个碳注入，例如8KeV(深注入)和4KeV(浅注入)，具有例如在约1x1014到约2x1015
原子/cm2范围内的剂量。目标是以期望的掺杂剂浓度(在图1B中表示为C剂量1)用碳基本均匀地掺杂硅层14的未掩蔽体积以便碳浓度在整个硅层14的厚度上基本均匀。具有不同能量的多个碳注入可以用于获得基本均匀的碳掺杂分布。
[0036] 图1C示出了使用任意合适的光致抗蚀剂除去工艺除去(剥离)光致抗蚀剂区域18A和18B。
[0037] 图1D示出了向屏蔽氧化物层16的表面选择性地重施加光致抗蚀剂掩模18以便限定以第二注入密度注入碳的区域(以及在下面的硅层14中的至少一个对应体积)的结果。在图1D的实例中，作为单个区域18C示出了光致抗蚀剂掩模。当施加碳注入时，光致抗蚀剂区域18C阻止碳离子到达屏蔽氧化物层16和硅层14。目标再一次成为以期望的掺杂剂浓度用碳基本均匀地掺杂硅层14的未掩蔽体积(在图1C中表示为C剂量2)以便碳浓度在硅层14的整个厚度上基本均匀。具有不同能量的多个碳注入被用于获得基本均匀的碳掺杂分布。可以假设C剂量1和C剂量2不同以便随后由硅层14形成的产生的FET(在此情况中是鳍片FET)具有不同的Vt值。
[0038] 图1E示出了使用任意合适的光致抗蚀剂除去工艺除去(剥离)光致抗蚀剂区域1C。
[0039] 图1B-1E中描述的工艺可以重复多次以得到用不同浓度的碳选择性地掺杂硅层14的不同体积。当完成碳注入步骤时，剥离屏蔽氧化物层16并且可以进行常规鳍片FET工艺以在硅层14中限定多个鳍片FET，其中不同的鳍片FET包括不同的碳浓度用于制造具有不同Vt值的鳍片FET。
[0040] 图2A-2H提供了制造鳍片FET的示范性并且非限制性技术的简图，如根据Josephine B.Chang、Leland Chang、Chung-Hsun Lin和Jeffery W.Sleight的美国
专利发明US 2011/0065244 A1,"Asymmetric FinFET Device with Improved Parasitic Resistance and Capacitance"示出的实施例所述。
[0041] 参考图2A，在衬底上形成
二氧化硅(SiO2)(或者氮化硅(SiN))硬掩模层104。在示出的实施例中，衬底可以是对应于图1A-1E中描述的选择性碳掺杂硅层14的绝缘体上硅(SOI)层111。通过沉积和蚀刻工艺，在硬掩模层104上形成多晶硅结构204。参考图2B，使用沉积和蚀刻工艺沿多晶硅结构204的侧面形成氮化硅(SiN)结构206。在图2C中，蚀刻多晶硅结构204和部分硬掩模层104以及SOI层111以形成鳍片结构208。示出的两个鳍片结构208是示范性的，可以形成比两个更多或更少的鳍片结构。在图2D中，蚀刻SiN结构206并且垂直于鳍片结构208形成栅极叠层部分102和SiN层210。参考图2E，除去部分硬掩模层104和SiN层210，并且沿栅极叠层部分102形成SiN隔离物106。在图2F中，在剩余鳍片结构205上沉积外延硅(外延Si)层214用于合并鳍片结构。图2G示出了在SOI层111中形成源极108和漏极110的离子注入的截面图。在示出的非限制实施例中，以与垂直于源极区域108的线一定角度(θ)注入离子203。栅极叠层部分102和隔离物106部分阻挡一些离子203在SOI层111的部分
212中以大浓度沉积并且以倾斜角度(θ)注入导致交叠源极区域108和偏移(offset)漏极区域110。注入角度的范围可以从0-90度，以及在0-90度之间的任意附加范围。在示出的实施例中示出了20-30度的示范性注入角度。参考图2H，在外延Si层214上和栅极叠层部分102上形成硅化物层216。
[0042] 图3示意性示出了分别由鳍片301A、301B、301C和301D构成的多个鳍片FET300A、300B、300C和300D的非限制性实例，其具有例如由高
介电常数(高k)材料和公共栅极
金属化构成的共栅极绝缘体层。在图3中，没有按比例画出栅极金属层304的厚度。根据本发明的示范性实施例，每个鳍片具有不同的碳剂量(剂量A、剂量B、剂量C、剂量D)并且因此每一个都表现出不同的Vt值。可以通过使用图1A-1E中示出的工艺流程获得不同碳剂量，即，通过在注入碳之前选择性地掩蔽硅层14的不同区域。在鳍片FET工艺(例如，在图2A-2H中所示)期间，不同的碳掺杂硅区域被并入到不同的鳍片中并且因此并入到不同的鳍片FET中。如所示，在每个硅鳍片上存在硬掩模层303，例如由SiN构成的硬掩模层。
[0043] 如非限制性实例，每个鳍片可以具有约10nm或更小的宽度以及在从约20nm到约30nm范围内的高度(即，约等于硅层14的厚度的高度)。在鳍片上形成高介电常数(高k)介质层302。高k介质层302包括包含介电金属氧化物并且具有大于氮化硅的介电常数7.5的介电常数的高介电常数(高k)材料。可以通过本领域公知的方法形成高k介质层302，这些方法包括例如，
化学气相沉积(CVD)、
原子层沉积(ALD)、分子束沉积(MBD)、
脉冲激光沉积(PLD)、液态源雾化化学沉积(LSMCD)等等。介电金属氧化物包括金属和氧以及可选的氮和/或硅。示范性高k介质材料包括HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、其
硅酸盐以及其
合金。每个x值都是独立地从0.5到3并且每个y值都是独立地从0到2。高k介质层302的厚度可以从1nm到10nm，并且更优选从约1.5nm到约3nm。高k介质层302可以具有在约1nm或者更小的量级上的有效氧化物厚度(EOT)。可以通过例如化学气相沉积(CVD)、
物理气相沉积(PVD)或者原子层沉积(ALD)在高k介质层302的顶表面上直接沉积栅极金属层304。作为非限制性实例，栅极金属层304可以包括选自TiN、TiC、TaN、TaC、TaSiN、HfN、W、Al和Ru的金属系统。
[0044] 已经发现，对于导致碳浓度从约2x 1014到约5x 1015原子/cm3的碳注入剂量范围，与没有注入碳的硅相比可以减小200mV。同样已发现，对于从约0.025到约0.035微米的
栅极长度范围，漏极诱导势垒降低(DIBL)保持相对恒定，说明碳注入剂量不会导致任意明显的短沟道效应(SCE)退化。
[0045] 图4示出了反向偏置体效应对Vt饱和(Vtsat)的曲线图，其中实心点对应碳掺杂并且空心点对应无碳掺杂。此实例假设nFET具有
硼(1018原子/cm3)掺杂的沟道，用于常规Vt(RVT)，高Vt(HVT)和超高Vt(SVT)的情况。注意，碳掺杂器件与未掺杂碳的器件比较表现出明显的Vt减小。
[0046] 在图4中，在部分耗尽SOI中注入碳用于Vt降低。如果通过
功函数调节Vt，体效应保持不变。如果调节Vt通过阱掺杂剂，体效应应该增加。通过引入碳，调节了Vt但是体效应没有变化。因此，可以推断通过碳掺杂获得的Vt偏移是有效功函数调节的结果。
[0047] 图5示出了根据本发明的示范性实施例的工艺的另一个实施例。图5不同于图1之处是在限定鳍片之后并且在施加高k栅极绝缘体和栅极金属层之前注入碳。图5示出了三个邻近鳍片500A、500B和500C的示范性情况，其中用碳注入最中间鳍片500B并且用掩模502(例如，屏蔽氧化物SiO2)覆盖最外面的鳍片500A和500C。基于鳍片高度和间隔预定注入角度θ以避免遮蔽效应以便用碳基本相等地掺杂鳍片500B的整个体积。衬底或者离子源可以旋转以便可以用碳注入鳍片500B的两个主垂直表面。在注入第一鳍片(此情况中是500B)之后，掩模502被剥离并且如果需要，选择性地再施加以注入下一个鳍片或者多个鳍片。根据需要调节碳注入密度以为产生的鳍片FET获得期望的Vt值。
[0048] 在图1和5的实施例中，不必所有的鳍片都包括注入的碳，如在一些晶体管器件中，可能期望提供没有降低的Vt值。
[0049] 迄今为止，在制造鳍片FET和多栅极晶体管的背景中描述了本发明的示范性实施例。然而，本发明的实施例还包括平面晶体管器件，例如使用部分耗尽SOI(PDSOI)制造的那些。
[0050] 如前面描述的，对于具有缩放的Vdd的晶体管，期望获得低阈值电压。降低高k金属栅极(HKMG)nFET Vt的一种方法是通过稀有金属到HfO2的部界面层的扩散，例如通过使用La或者Lu。然而，此方法具有劣化
电子迁移率的缺点。本发明的示范性实施例还提供一种技术用于减小HKMG nFET Vt,通过使用碳注入没有劣化电子迁移率。
[0051] 图6示出了用于形成HKMG nFET的处理步骤。并且可以形成HKMG pFET。图6A示出了具有衬垫氧化物602的遮盖层的SOI层600。图6B示出了到SOI层600中的常规阱注入。图6C示出了阱注入退火(快速热退火(RTA))，其可以在约1000℃下进行几秒钟(例如，5秒)。图6D示出了硬掩模604的施加和热氧化工艺。图6E和6F示出了构图606以及硬掩模剥离的结果。图6G示出了碳注入步骤(如果需要，可以施加掩模)。如果不是必须将碳注入到SOI层600的整个厚度，碳注入可以是低能量注入。随后的步骤包括在随后要形成栅极叠层的区域施加IL的界面层处理。
[0052] 根据本发明，在阱注入(图6B)之后和阱RTA(图6C)之后并且在界面层处理之前进行图6G的碳注入步骤。以类似于针对鳍片FET实施例描述的方式，进行碳注入以调节随后形成的HKMG晶体管的Vt到期望的点。
[0053] 本发明的示范性实施例可以用于制造集成
电路芯片，其可以作为裸芯片或者封装形式通过未加工晶片形式的制造者发布(即，作为具有多级未封装芯片的单个晶片)。在后一种情况中，芯片固定在单个芯片封装(例如具有粘附在
主板或者更高级载体上的引线的塑料载体)中或者多级芯片封装(例如具有任一或者两个表面互联或者掩埋互联的陶瓷载体)中。在任意情况中，随后将芯片与其它芯片、分离电路元件、和/或其它
信号处理器件集成作为(a)如主板的中间产品或者(b)最终产品的一部分。最终产品可以是任意包括集成电路芯片、小电器外设和其它包括具有显示器、
键盘或者其它输入器件以及
中央处理器的先进计算机产品的低端应用。
[0054] 这里使用的术语仅用于描述具体实施例的目的并且没有旨在限制本发明。如这里所使用的，除非内容中明确指出，单数形式“一"、“一个”和“这个”旨在包括多数形式。还应该明白，当在此
说明书中使用时，术语“包括”和/或“包含”指存在状态特征、整数、步骤、操作、元件和/或部件，但是没有排除一个或者更多其它特征、整数、步骤、操作、元件、部件和/或其组合的存在或添加。
[0055] 对应结构、材料、作用和所有方法或步骤的等价物加上下面
权利要求中的功能元件旨在包括任意结构、材料或者与其它权利要求的元件结合执行功能的作用，如说明书所要求的。展示本发明的描述用于示出和描述目的，但是没有旨在穷尽或者限制本发明为公开的形式。在不脱离本发明的范围和精神下，本领域的技术人员可以进行许多
修改和变化。选择和描述实施例的目的是最好的解释本发明的规律和具体应用，并且使得本领域的其它技术人员明白本发明对具有各种修改的各种实施例适用于具体使用的考虑。
[0056] 如此，当结合附图和权
力要求阅读迸发那么时，相关领域的技术人员可以根据前述描述明白各种修改和变化。如一些实例中，本领域的技术人员可以使用其它层厚度、层材料、特征尺寸、工艺装备、注入能量和剂量等等。然而，所有本发明中提示的这样和类似的修改仍旧落入本发明的范围内。
