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一种动态体偏置施密特触发器 电路

阅读：682发布：2023-01-22

专利汇可以提供一种动态体偏置施密特触发器电路专利检索，专利查询，专利分析的服务。并且本发明公开了一种动态体偏置施密特触发器电路，利用体偏置技术控制第一NMOS晶体管(10)、第一PMOS晶体管(11)的体区电压，改变第一NMOS晶体管(10)、第一PMOS晶体管(11)的阈值电压，进而形成双开关阈值的施密特触发器电路的实现。当输入信号为低电平时，在第二NMOS晶体管(12)、第二PMOS晶体管(13)、NMOS体控制电路(14)与PMOS(15)控制电路作用下，施密特触发器呈现出高开关阈值V+。同样，当输入信号为高电平电平时，在第 NMOS晶体管(12)、第二PMOS晶体管(13)、NMOS体控制电路(14)与PMOS(15)控制电路作用下，施密特触发器呈现出低开关阈值V-。，下面是一种动态体偏置施密特触发器电路专利的具体信息内容。

权利要求

1.一种动态体偏置施密特触发器电路，包括第一PMOS晶体管(11)、第二PMOS晶体管(13)、第三PMOS晶体管(17)、第一NMOS晶体管(10)、第二NMOS晶体管(12)、第三NMOS晶体管(16)，其特征在于，所述第一PMOS晶体管(11)的栅极接输入端，源极接高电平端VDD，漏极接节点(C)；第二PMOS晶体管(13)的栅极接节点(C)，源极接高电平端VDD，漏极接第一PMOS晶体管(11)的第一体区(A)；第三PMOS晶体管(17)的栅极接节点(C)，源极接高电平端VDD，漏极接输出端(D)；所述第一NMOS晶体管(10)的栅极接输入端，源极接公共端GND，漏极接节点(C)；第二NMOS晶体管(12)的栅极接节点(C)，源极接公共端GND，漏极接第一NMOS晶体管(10)的第二体区(B)；第三NMOS晶体管(16)的栅极接节点(C)，源极接公共端GND，漏极接输出端(D)；所述第一PMOS晶体管(11)的第一体区(A)通过一个PMOS体控制电路(15)连接至输出端(D)；所述第一NMOS晶体管(10)的第二体区(B)通过一个NMOS体控制电路(14)连接至输出端(D)；NMOS体控制电路(14)、PMOS体控制电路(15)、第二NMOS晶体管(12)及第二PMOS晶体管(13)，在施密特触发器的输入为低电平时，使第一NMOS晶体管(10)的第二体区(B)电压为0，第一PMOS晶体管(11)的第一体区(A)电压略大于VDD-Vpon，Vpon为第一PMOS晶体管(11)源体PN结的开启电压；在施密特触发器的输入为高电平时，使第一NMOS晶体管(10)的第二体区(B)电压略小于第一NMOS晶体管(10)体源PN结的开启电压Vnon，第一PMOS晶体管(11)的第一体区(A)电压为VDD；从而使施密特触发器的输入由高电平到低电平转换和由低电平到高电平转换时，具有不同的开关阈值。
2.如权利要求1所述的动态体偏置施密特触发器电路，其特征在于，所述NMOS体控制电路(14)由NMOS晶体管基于PDSOI工艺制备的PN结二级管串联构成。
3.如权利要求1所述的动态体偏置施密特触发器电路，其特征在于，所述PMOS体控制电路(15)由PMOS晶体管基于PDSOI工艺制备的PN结二级管串联构成。
4.如权利要求2所述的动态体偏置施密特触发器电路，其特征在于，所述PN结二极管是由NMOS晶体管的栅极、源极和漏极相联形成节点(22)，构成二极管的负极；NMOS晶体管的体区(23)构成二极管的正极。
5.如权利要求3所述的动态体偏置施密特触发器电路，其特征在于，所述PN结二极管是由PMOS晶体管的栅极、源极和漏极相联形成节点(20)，构成二极管的正极；PMOS晶体管的体区(21)构成二极管的负极。

说明书全文

一种动态体偏置施密特触发器 电路

技术领域

[0001] 本发明涉及一种半导体集成电路，特别涉及一种双开关阈值的施密特触发器电路。

背景技术

[0002] 施密特触发器在其DC特性上表现出滞环特性——对不同的翻转方向，有不同的开关阈值。当输入信号由低电平变化为高电平时，开关阈值为V+；当输入信号由高电平变化为低电平时，开关阈值为V-。施密特触发器在数字电路和模拟电路中都有着广泛的应用，特别是在抗噪声和波形整形方面，施密特触发器有着不可替代的作用。

[0003] 当施密特触发器的输入低电平信号耦合有噪声时，只要信号电平和噪声电平的叠加量不超过V+，施密特触发器的输出状态就不会发生改变；输入高电平信号耦合有噪声时，只要信号电平和噪声电平的叠加量不低于V-，施密特触发器的输出状态也不会发生改变。这样施密特触发器就实现了对噪声信号的过滤。如图1上方的输入输出波形所示。同样当施密特触发器的输入信号为三角波时，由于其双开关阈值特性，输出信号变为方波，这样就实现了由三角波到方波的信号整型(图1下方所示波形)。在数字电路中，如果某一信号在高低电平之间的跳变过于缓慢，使用施密特触发器对其整形可以得到陡峭的跳变，从而得到清晰的数字电平信号。

[0004] 施密特触发器主要通过图2典型电路及其数量众多的变形电路来实现。图2所示电路，在输入信号由低电平到高电平跳变时，提高了N型MOS管NM2的源端电压；输入信号由高电平到低电平跳变时，降低了P型MOS管PM2的源端电压，从而实现了双开关阈值。由于此施密特触发器上拉路径和下拉路径上存在两个晶体管串联，所以其速度较慢，同时占用了更多的芯片面积。

发明内容

[0005] PDSOI(部分耗尽绝缘体上硅)技术使用全介质隔离，电路器件制作在Si岛中。相对于体Si中晶体管使用共同的衬底或阱区，PDSOI可以方便的控制晶体管的体区电压。本发明的目的正是基于这种体电压控制技术，提出了一种新型结构的半导体施密特触发器电路。

[0006] 为达到以上目的，本发明是采取如下技术方案予以实现的：

[0007] 一种动态体偏置施密特触发器电路，包括第一、第二、第三PMOS晶体管、第一、第二、第三NMOS晶体管，其特征在于，所述第一PMOS晶体管的栅极接输入端，源极接高电平端VDD，漏极接节点；第二PMOS晶体管的栅极接节点，源极接高电平端VDD，漏极接第一PMOS晶体管的体区A；第三PMOS晶体管的栅极接节点，源极接高电平端VDD，漏极接输出端；所述第一NMOS晶体管的栅极接输入端，源极接公共端GND，漏极接节点；第二NMOS晶体管的栅极接节点，源极接公共端GND，漏极接第一NMOS晶体管的体区B；第三NMOS晶体管的栅极接节点，源极接公共端GND，漏极接输出端；所述第一PMOS晶体管的体区B通过一个PMOS体控制电路连接至输出端D；所述第一NMOS晶体管的体区B通过一个NMOS体控制电路连接至输出端D；NMOS体控制电路、PMOS体控制电路、第二NMOS晶体管及第二PMOS晶体管，在施密特触发器的输入为低电平时，第一NMOS晶体管的体区B电压为0，第一PMOS晶体管的体区A电压略大于VDD-Vpon，Vpon为第一PMOS晶体管源体PN结的开启电压；在施密特触发器的输入为高电平时，使第一NMOS晶体管的体区B电压略小于第一NMOS晶体管体源PN结的开启电压Vnon，第一PMOS晶体管的体区A电压为VDD；从而使施密特触发器的输入由高电平到低电平转换和由低电平到高电平转换时，具有不同的开关阈值。

[0008] 上述方案中，所述NMOS体控制电路由NMOS晶体管基于PDSOI工艺制备的PN结二级管串联构成，该PN结二级管由NMOS晶体管的栅极、源极和漏极相联形成节点构成二极管的负极；NMOS晶体管的体区构成二极管的正极。所述PMOS体控制电路由PMOS晶体管基于PDSOI工艺制备的PN结二级管串联构成，该PN结二级管由PMOS晶体管的栅极、源极和漏极相联形成节点构成二极管的正极；PMOS晶体管的体区构成二极管的负极。

[0009] 本发明动态体偏置施密特触发器电路与传统典型施密特触发器电路相比，其优点是：由于PMOS体控制电路和NMOS体控制电路的存在，在对节点C上拉时，第一PMOS晶体管体区A的电平下降，在对节点C下拉时，第一NMOS晶体管体区B的电平上升，这将减少其上升和下降的时间。同时上拉路径上只有一个第一PMOS晶体管；下拉路径上也只有一个第一NMOS晶体管，因此，本发明动态体偏置施密特触发器电路的翻转速度较快。附图说明

[0010] 图1是施密特触发器的功能。

[0011] 图2是施密特触发器的一种典型电路。

[0012] 图3是本发明施密特触发器电路。

[0013] 图4是PDSOI工艺中一种PN结二极管的实现方法示意图。其中图4a是基于PMOS晶体管的二极管；图4b是基于NMOS晶体管的二极管。

[0014] 图5是本发明的施密特触发器电路的一个具体实施例示意图(采用0.13μm PDSOI工艺)。

具体实施方式

[0015] 晶体管的阈值电压为VT，当源体电压VSB≠0时，则有：

[0016]

[0017] 其中为体阈值因子；VT0为VSB＝0时的阈值电压(NMOS晶体管的VT0为VTn0，PNMOS晶体管的VT0为VTp0)；φF为衬底半导体材料的费米势；εSi为Si的介电常数；NSub为衬底掺杂浓度；Cox为单位面积的栅氧电容。

[0018] 本发明的技术方案就是通过控制NMOS晶体管和PMOS晶体管的体电压，从而改变其阈值电压，进而使由高电平到低电平的输入跳变和由低电平到高电平的输入跳变具有不同的开关阈值。

[0019] 如图3所示，其中NMOS体控制电路14的功能是，当输入信号为低电平时关断，输入信号为高电平时将NMOS晶体管10的体区B的电平Vn上拉至略小于Vnon，Vnon为NMOS晶体管10体源PN结的开启电压。PMOS体控制电路15的功能是，当输入信号为高电平时关断，输入信号为低电平时将PMOS晶体管11的体区A的电平Vp下拉至略大于VDD-Vpon，Vpon为PMOS晶体管11源体PN结的开启电压。

[0020] 图3所示电路是这样工作的：

[0021] 当输入信号为低电平时，C点的电压为高电平VDD，此时NMOS晶体管12开启，将NMOS晶体管10的体区B的电平钳位至0，NMOS晶体管10的阈值电压依然为VTn0。PMOS晶体管13关断，PMOS体控制电路15将体区A的电平下拉至Vp，PMOS晶体管13的阈值电压变小至VTp。此时电路的开关阈值为V+，

[0022] 其中

[0023] 当输入信号为高电平时，C点的电压为低电平0，此时PMOS晶体管13开启，将PMOS晶体管11的体区A的电平钳位至VDD，PMOS晶体管11的阈值电压依然为VTp0。NMOS晶体管12关断，NMOS体控制电路14将体区B的电平上拉至Vn，NMOS晶体管12的阈值电压变小为VTn。此时电路的开关阈值为V-，

[0024]

[0025] 电路的抗噪声范围为

[0026] 如图4所示，在PDSOI工艺中，PN结二极管可由MOS晶体管来实现，将PMOS晶体管的栅极、源极和漏极相联，形成节点20，构成二极管的正极；PMOS晶体管的体区21构成二极管的负极。同理将NMOS晶体管的栅极、源极和漏极相联，形成节点22，构成二极管的负极；NMOS晶体管的体区23构成二极管的正极。

[0027] 在0.13μm PDSOI工艺中，这两种PN结二极管的正向导通电压为0.4V，反相击穿电压约为8V左右。

[0028] 本发明可以通过图4所示的PN结二极管，实现PMOS体控制电路15和NMOS体控制电路14，具体参见图5。

[0029] 图5所示电路结构对应于0.13μm PDSOI工艺，电压VDD为1.5V。由三个PN结二极管34、35、36串联构成的PMOS体控制电路，其正向导通电压为1.2v。同样由三个PN结二极管31、32、33串联构成的NMOS体控制电路，其正向导通电压也为1.2v。当输入信号为低电平时，输出节点D的电压为0，NMOS体控制电路关断，PMOS体控制电路将PMOS晶体管11的体区A的电平下拉至1.2v。当输入信号为高电平时，输出节点D的电压为1.2v，PMOS体控制电路关断，NMOS体控制电路将NMOS晶体管10的体区B的电平上拉至0.3v。这样当输入信号为低电平时，NMOS晶体管10体区B的电平为0v，PMOS晶体管11体区A的电平为
1.2v，可以得到较高的开关阈值电压V+；当输入信号为高电平时，NMOS晶体管10体区B的电平为0.3v，PMOS晶体管11体区A的电平为1.5v，可以得到较低的开关阈值电压V-。

[0030] PN结二极管31、32、33、34、35、36应使用设计规则允许的最小长度和最小宽度，从而减小施密特触发器的输出端D的电容负载。同时也可以使用其他形式的二极管来构成PMOS体控制电路和NMOS体控制电路，来实现对体区A和体区B的控制。

[0031] 对于不同的电源电压的情况，可以根据公式(n+1)Von≤VDD来确定PN结二极管的数量n，其中Von为PN结二极管的正向导通电压。

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