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集成电路以及减小电路中漏电流的方法

阅读:157发布:2023-02-25

专利汇可以提供集成电路以及减小电路中漏电流的方法专利检索,专利查询,专利分析的服务。并且本 发明 披露了一种低 泄漏 单调CMOS逻辑 电路 及其方法,用于设计这种电路的设计方法和系统。该电路包括:一个或多个逻辑级,至少一个逻辑级具有占主导的高输入状态或具有占主导的低输入状态;其中占主导地具有高输入状态的逻辑级包括一个或多个相对于参考PFET为薄栅 电介质 和高 阈值 电压 的PFET,和一个或多个相对于参考NFET为厚栅电介质和低阈值电压的NFET;并且其中占主导地具有低输入状态的逻辑级包括一个或多个相对于参考PFET为厚栅电介质和低阈值电压的PFET,和一个或多个相对于参考NFET为薄栅电介质和高阈值电压的NFET。,下面是集成电路以及减小电路中漏电流的方法专利的具体信息内容。

1、一种集成电路,包括:
一个或多个逻辑级,至少一个所述逻辑级具有高输入状态或具有 低输入状态;
其中具有所述高输入状态的所述逻辑级,包括一个或多个相对于 参考PFET为薄栅电介质和高阈值电压的PFET,和一个或多个相对 于参考NFET为厚栅电介质和低阈值电压的NFET;并且
其中具有所述低输入状态的所述逻辑级,包括一个或多个相对于 所述参考PFET为厚栅电介质和低阈值电压的PFET,和一个或多个 相对于所述参考NFET为薄栅电介质和高阈值电压的NFET。
2、如权利要求1所述的电路,其中:
具有所述高输入状态的所述逻辑级,包括全都是薄栅电介质和高 阈值电压PFET,并包括全都是厚栅电介质和低阈值电压NFET;并 且
具有低输入状态的所述逻辑级,包括全都是厚栅电介质和低阈值 电压PFET,并包括全都是薄栅电介质和高阈值电压NFET。
3、如权利要求1所述的电路,其中:
所有的所述逻辑级都具有高输入状态或低输入状态。
4、如权利要求3所述的电路,其中具有高输入状态的逻辑级与 具有低输入状态的逻辑级串联连接,所述具有高输入状态的逻辑级与 具有低输入状态的逻辑级交替设置。
5、如权利要求1所述的电路,其中:
所述逻辑级还包括中间NFET或中间PFET,或者同时包括中间 NFET和中间PFET;
其中对于具有所述高输入状态的逻辑级,中间PFET在所述薄栅 电介质和高阈值电压PFET与所述厚栅电介质和低阈值电压NFET之 间串联层叠,所述中间PFET相对于所述参考PFET具有薄栅电介质, 且阈值电压小于所述薄栅电介质和高阈值电压PFET的阈值电压;并 且
其中对于具有所述低输入状态的逻辑级,中间NFET和PFET在 所述厚栅电介质和低阈值电压PFET与所述薄栅电介质和高阈值电压 NFET之间串联层叠,所述中间NFET相对于所述参考NFET具有薄 栅电介质,并且阈值电压小于所述高阈值NFET的阈值电压。
6、如权利要求1所述的电路,其中所述逻辑级单调地工作。
7、如权利要求1所述的电路,其中所述逻辑级包括脉冲CMOS 逻辑电路,动态多米诺电路或熔丝评测电路。
8、如权利要求1所述的电路,其中所述高输入状态和所述低输 入状态是从预充电状态、备用状态、与所述电路相连的组合逻辑的输 出状态以及所述电路前面逻辑级的输出状态组成的状态组中独立选择 出的。
9、一种减小电路中漏电流的方法,包括:
指定具有预定阈值电压和栅电介质厚度的参考PFET,和具有预 定阈值电压和栅电介质厚度的参考NFET;
提供所述电路,所述电路具有一个或多个逻辑级;
将至少一个所述逻辑级与具有高输入状态或具有低输入状态的 输入端相连;
其中与具有所述高输入状态的所述输入端连接的所述逻辑级,包 括一个或多个相对于所述参考PFET为薄栅电介质和高阈值电压的 PFET,以及一个或多个相对于所述参考NFET为厚栅电介质和低阈 值电压的NFET;并且
其中与具有所述低输入状态的所述输入端连接的所述逻辑级,包 括一个或多个相对于所述参考PFET为厚栅电介质和低阈值电压的 PFET,以及一个或多个相对于所述参考NFET为薄栅电介质和高阈 值电压的NFET。
10、如权利要求9所述的方法,其中:
具有所述高输入状态的所述逻辑级包括全都是薄栅电介质和高 阈值电压PFET,并包括全都是厚栅电介质和低阈值电压NFET;并 且
具有所述低输入状态的所述逻辑级包括全都是厚栅电介质和低 阈值电压PFET,并包括全都是薄栅电介质和高阈值电压NFET。
11、如权利要求9所述的方法,还包括将所有的所述逻辑级连接 到所述高输入状态或所述低输入状态。
12、如权利要求11所述的方法,还包括将具有高输入状态的逻 辑级与具有低输入状态的逻辑级串联,具有高输入状态的所述逻辑级 与具有低输入状态的逻辑级交替设置。
13、如权利要求9所述的方法,其中:
所述逻辑级还包括中间NFET或中间PFET,或者同时包括中间 NFET和中间PFET;
其中对于具有所述高输入状态的逻辑级,中间PFET在所述薄栅 电介质和高阈值电压PFET与所述厚栅电介质和低阈值电压NFET之 间串联层叠,所述中间PFET相对于所述参考PFET具有薄栅电介质, 并且阈值电压小于所述薄栅电介质和高阈值电压PFET的阈值电压; 以及
其中对于具有所述低输入状态的逻辑级,中间NFET和PFET在 所述厚栅电介质和低阈值电压PFET与所述薄栅电介质和高阈值电压 NFET之间串联层叠,所述中间NFET相对于所述参考NFET具有薄 栅电介质,并且阈值电压小于所述高阈值NFET的阈值电压。
14、如权利要求9所述的方法,还包括单调地操纵所述逻辑级。
15、如权利要求9所述的方法,其中所述逻辑级包括脉冲CMOS 逻辑电路,动态多米诺电路或熔丝状态评测电路。
16、如权利要求9所述的方法,其中所述高输入状态和所述低输 入状态是从预充电状态、备用状态、与所述电路相连的组合逻辑的输 出状态以及所述电路前面逻辑级的输出状态组成的状态组中独立选择 出的。
17、一种设计漏电流减小的单调操作的CMOS电路的方法,包 括:
指定具有预定阈值电压和栅电介质厚度的参考PFET,和具有预 定阈值电压和栅电介质厚度的参考NFET;
定义具有逻辑级的CMOS逻辑电路,所述逻辑级具有输入状态;
对于具有高输入状态的所述逻辑级中的任何逻辑级,定义相对于 所述参考PFET为薄栅电介质和高阈值电压的PFET;
对于具有高输入状态的所述逻辑级中的任何逻辑级,定义相对于 所述参考NFET为厚栅电介质和低阈值电压的NFET;
对于具有低输入状态的所述逻辑级中的任何逻辑级,定义相对于 所述参考PFET为厚栅电介质和低阈值电压的PFET;以及
对于具有低输入状态的所述逻辑级中的任何逻辑级,定义相对于 所述参考NFET为薄栅电介质和高阈值电压的NFET。
18、如权利要求17所述的方法,还包括将具有高输入状态的逻 辑级与具有低输入状态的逻辑级串联连接,具有高输入状态的所述逻 辑级与具有低输入状态的所述逻辑级交替设置。
19、如权利要求17所述的方法,还包括:
对于具有所述高输入状态的所述逻辑级中的任何一个,定义相对 于所述参考NFET具有厚栅电介质和低阈值电压的高电平中间 NFET,所述高电平中间NFET串联层叠在所述薄栅电介质和高阈值 电压PFET与所述厚栅电介质和低阈值电压NFET之间;
对于具有所述高输入状态的所述逻辑级中的任何一个,定义相对 于所述参考PFET具有薄栅电介质,且阈值电压小于所述高阈值电压 PFET的阈值电压的高电平中间PFET,所述高电平中间PFET串联 层叠在所述薄栅电介质和高阈值电压PFET与所述厚栅电介质和低阈 值电压NFET之间;
对于具有所述低输入状态的所述逻辑级中的任何一个,定义相对 于所述参考NFET具有薄栅电介质,且阈值电压小于所述高阈值 NFET的阈值电压的低电平中间NFET,所述低电平中间NFET串联 层叠在所述薄栅电介质和高阈值电压PFET与所述厚栅电介质和低阈 值电压NFET之间;以及
对于具有所述低输入状态的所述逻辑级中的任何一个,定义相对 于所述参考PFET具有厚栅电介质和低阈值电压的低电平中间PFET, 所述低电平中间PFET串联层叠在所述薄栅电介质和高阈值电压 PFET与所述厚栅电介质和低阈值电压NFET之间。
20、如权利要求17所述的方法,其中所述逻辑级单调地操作。
21、如权利要求17所述的方法,其中所述逻辑级包括脉冲CMOS 逻辑电路,动态多米诺电路或熔丝评测电路。
22、如权利要求17所述的方法,其中所述高输入状态和所述低 输入状态是从预充电状态、备用状态、与所述电路相连的组合逻辑的 输出状态以及所述电路前面逻辑级的输出状态组成的状态组中独立选 择出的。
23、一种设计漏电流减小的单调操作CMOS电路的方法,包括:
(a)指定具有预定阈值电压和栅电介质厚度的参考PFET,和 具有预定阈值电压和栅电介质厚度的参考NFET;
(b)用标准设计元件合成原理电路设计,所述标准设计元件包 括一个或多个参考PFET和一个或多个参考NFET;
(c)分析一个或多个用于具有高输入逻辑状态或具有低输入逻 辑状态的逻辑级的电路;
(d)选择一个或多个被确定具有高输入逻辑状态或具有低输入 逻辑状态的逻辑级;以及
(e)用漏电流减小的元件替换所选择逻辑级的所述标准设计元 件,所述漏电流减小的元件包括:
对于具有高输入状态的逻辑级,相对于所述参考PFET为薄栅电 介质和高阈值电压的PFET;
对于具有高输入状态的逻辑级,相对于所述参考NFET为厚栅电 介质和低阈值电压的NFET;
对于具有低输入状态的逻辑级,相对于所述参考PFET为厚栅电 介质和低阈值电压的PFET;以及
对于具有低输入状态的逻辑级,相对于所述参考NFET为薄栅电 介质和高阈值电压的NFET。
24、如权利要求23所述的方法,其中所述漏电流减小的元件还 包括:
对于具有所述高输入状态的所述逻辑级,定义相对于所述参考 NFET具有厚栅电介质和低阈值电压的高电平中间NFET,所述高电 平中间NFET串联层叠在所述薄栅电介质和高阈值电压PFET与所述 厚栅电介质和低阈值电压NFET之间;
对于具有所述高输入状态的所述逻辑级,定义相对于所述参考 PFET具有薄栅电介质,且阈值电压小于所述高阈值电压PFET的阈 值电压的高电平中间PFET,所述高电平中间PFET串联层叠在所述 薄栅电介质和高阈值电压PFET与所述厚栅电介质和低阈值电压 NFET之间;
对于具有所述低输入状态的所述逻辑级,定义相对于所述参考 NFET具有薄栅电介质,且阈值电压小于所述高阈值NFET的阈值电 压的低电平中间NFET,所述低电平中间NFET串联层叠在所述薄栅 电介质和高阈值电压PFET与所述厚栅电介质和低阈值电压NFET之 间;以及
对于具有所述低输入状态的所述逻辑级,定义相对于所述参考 PFET具有厚栅电介质和低阈值电压的低电平中间PFET,所述低电平 中间PFET串联层叠在所述薄栅电介质和高阈值电压PFET与所述厚 栅电介质和低阈值电压NFET之间。
25、如权利要求23所述的方法,还包括:
(f)分析具有所述漏电流减小元件的所述逻辑级的性能;以及
(g)用漏电流减小的元件更换前面已经用所述漏电流减小的元 件更换过的所选择的逻辑级,还包括:
对于具有所述高输入状态的所述逻辑级,定义相对于所述参考 NFET具有厚栅电介质和低阈值电压的高电平中间NFET,所述高电 平中间NFET串联层叠在所述薄栅电介质和高阈值电压PFET与所述 厚栅电介质和低阈值电压NFET之间;
对于具有所述高输入状态的所述逻辑级,定义相对于所述参考 PFET具有薄栅电介质,且阈值电压小于所述高阈值电压PFET的阈 值电压的高电平中间PFET,所述高电平中间PFET串联层叠在所述 薄栅电介质和高阈值电压PFET与所述厚栅电介质和低阈值电压 NFET之间;
对于具有所述低输入状态的所述逻辑级,定义相对于所述参考 NFET具有薄栅电介质,且阈值电压小于所述高阈值NFET的阈值电 压的低电平中间NFET,所述低电平中间NFET串联层叠在所述薄栅 电介质和高阈值电压PFET与所述厚栅电介质和低阈值电压NFET之 间;以及
对于具有所述低输入状态的所述逻辑级,定义相对于所述参考 PFET具有厚栅电介质和低阈值电压的低电平中间PFET,所述低电平 中间PFET串联层叠在所述薄栅电介质和高阈值电压PFET与所述厚 栅电介质和低阈值电压NFET之间。
26、如权利要求23所述的方法,其中所述漏电流减小的元件的 所有PFET都选自用于具有高输入状态的逻辑电路的薄栅电介质和高 阈值电压PFET,和用于具有低输入状态的逻辑级的厚栅电介质和低 阈值电压PFET组成的PFET组;并且
其中所述漏电流减小的元件的所有NFET都选自用于具有高输 入状态的逻辑电路的厚栅电介质和低阈值电压NFET,和用于具有低 输入状态的逻辑级的薄栅电介质和高阈值电压NFET组成的NFET 组。
27、如权利要求23所述的方法,其中所述高输入状态和所述低 输入状态是从预充电状态、备用状态、与所述电路相连的组合逻辑的 输出状态以及所述电路前面逻辑级的输出状态组成的状态组中独立选 择出的。
28、一种计算机系统,包括处理器,与所述处理器相连的地址/ 数据总线,以及与所述处理器相连的计算机可读存储部件,所述计算 机系统包括:
(a)第一装置,用于指定具有预定阈值电压和栅电介质厚度的 参考PFET,和具有预定阈值电压和栅电介质厚度的参考NFET;
(b)第二装置,用于用标准设计元件合成原理电路设计,所述 标准设计元件包括一个或多个参考PFET和一个或多个参考NFET;
(c)第三装置,用于分析一个或多个用于具有高输入逻辑状态 或具有低输入逻辑状态的逻辑级的电路;
(d)第四装置,用于选择一个或多个被确定具有高输入逻辑状 态或具有低输入逻辑状态的逻辑级;以及
(e)第五装置,用于用漏电流减小的元件替换所选择逻辑级的 所述标准设计元件,所述漏电流减小的元件包括:
对于具有高输入状态的逻辑级,相对于所述参考PFET为薄栅电 介质和高阈值电压的PFET;
对于具有高输入状态的逻辑级,相对于所述参考NFET为厚栅电 介质和低阈值电压的NFET;
对于具有低输入状态的逻辑级,相对于所述参考PFET为厚栅电 介质和低阈值电压的PFET;以及
对于具有低输入状态的逻辑级,相对于所述参考NFET为薄栅电 介质和高阈值电压的NFET。
29、如权利要求28所述的计算机系统,其中所述漏电流减小的 元件还包括:
对于具有所述高输入状态的所述逻辑级,定义相对于所述参考 NFET具有厚栅电介质和低阈值电压的高电平中间NFET,所述高电 平中间NFET串联层叠在所述薄栅电介质和高阈值电压PFET与所述 厚栅电介质和低阈值电压NFET之间;
对于具有所述高输入状态的所述逻辑级,定义相对于所述参考 PFET具有薄栅电介质,且阈值电压小于所述高阈值电压PFET的阈 值电压的高电平中间PFET,所述高电平中间PFET串联层叠在所述 薄栅电介质和高阈值电压PFET与所述厚栅电介质和低阈值电压 NFET之间;
对于具有所述低输入状态的所述逻辑级,定义相对于所述参考 NFET具有薄栅电介质,且阈值电压小于所述高阈值NFET的阈值电 压的低电平中间NFET,所述低电平中间NFET串联层叠在所述薄栅 电介质和高阈值电压PFET与所述厚栅电介质和低阈值电压NFET之 间;以及
对于具有所述低输入状态的所述逻辑级,定义相对于所述参考 PFET具有厚栅电介质和低阈值电压的低电平中间PFET,所述低电平 中间PFET串联层叠在所述薄栅电介质和高阈值电压PFET与所述厚 栅电介质和低阈值电压NFET之间。
30、如权利要求28所述的计算机系统,还包括:
(f)第六装置,用于分析具有所述漏电流减小元件的所述逻辑 级的性能;以及
(g)第七装置,用于用漏电流减小的元件更换前面已经用所述 漏电流减小的元件更换过的所选择的逻辑级,还包括:
对于具有所述高输入状态的所述逻辑级,定义相对于所述参考 NFET具有厚栅电介质和低阈值电压的高电平中间NFET,所述高电 平中间NFET串联层叠在所述薄栅电介质和高阈值电压PFET与所述 厚栅电介质和低阈值电压NFET之间;
对于具有所述高输入状态的所述逻辑级,定义相对于所述参考 PFET具有薄栅电介质,且阈值电压小于所述高阈值电压PFET的阈 值电压的高电平中间PFET,所述高电平中间PFET串联层叠在所述 薄栅电介质和高阈值电压PFET与所述厚栅电介质和低阈值电压 NFET之间;
对于具有所述低输入状态的所述逻辑级,定义相对于所述参考 NFET具有薄栅电介质,且阈值电压小于所述高阈值NFET的阈值电 压的低电平中间NFET,所述低电平中间NFET串联层叠在所述薄栅 电介质和高阈值电压PFET与所述厚栅电介质和低阈值电压NFET之 间;以及
对于具有所述低输入状态的所述逻辑级,定义相对于所述参考 PFET具有厚栅电介质和低阈值电压的低电平中间PFET,所述低电平 中间PFET串联层叠在所述薄栅电介质和高阈值电压PFET与所述厚 栅电介质和低阈值电压NFET之间。
31、如权利要求28所述的计算机系统,其中所述漏电流减小的 元件的所有PFET都选自用于具有高输入状态的逻辑级的薄栅电介质 和高阈值电压PFET,和用于具有低输入状态的逻辑级的厚栅电介质 和低阈值电压PFET组成的PFET组;并且
其中所述漏电流减小的元件的所有NFET都选自用于具有高输 入状态的逻辑级的厚栅电介质和低阈值电压NFET,和用于具有低输 入状态的逻辑级的薄栅电介质和高阈值电压NFET组成的NFET组。
32、如权利要求28所述的计算机系统,其中所述高输入状态和 所述占主导低输入状态是从预充电状态、备用状态、与所述电路相连 的组合逻辑的输出状态以及所述电路前面逻辑级的输出状态组成的状 态组中独立选择出的。

说明书全文

技术领域

发明涉及数字电路领域;更具体而言,涉及单调互补金属化 物半导体(CMOS)数字电路以及在单调CMOS逻辑电路中控制漏电 流的方法。

背景技术

在高级数字电路设计中越来越多地关心漏电流的控制,特别是当 数字逻辑电路处于预充电或者备用状态时,这种状态就电路处于该状 态的时间量而言,与电路的其他状态相比,是占主导状态。在由电池 操纵的装置中,高漏电流引起装置工作时间减小。从而,需要漏电流 减小的电路,和在数字CMOS逻辑电路中减小漏电流的方法。

发明内容

本发明的第一方面是一种集成电路,包括:一个或多个逻辑级, 至少一个逻辑级具有占主导的高输入状态或者具有占主导的低输入状 态;其中具有占主导的高输入状态的逻辑级包括,一个或多个相对于 参考PFET为薄栅电介质和高阈值电压的PFET,和一个或多个相对 于参考NFET为厚栅电介质和低阈值电压的NFET;并且其中具有占 主导的低输入状态的逻辑级包括,一个或多个相对于参考PFET为厚 栅电介质和低阈值电压的PFET,和一个或多个相对于参考NFET为 薄栅电介质和高阈值电压的NFET。
本发明的第二方面是一种减小电路中漏电流的方法,包括:指定 具有其阈值电压和其栅电介质厚度的参考PFET,和具有其阈值电压 和其栅电介质厚度的参考NFET;提供具有一个或多个逻辑级的电路; 将至少一个逻辑级与占主导具有高输入状态或者占主导具有低输入状 态的输入端相连;其中与占主导具有高输入状态的输入端相连的逻辑 级包括一个或多个相对于参考PFET为薄栅电介质和高阈值电压的 PFET,以及一个或多个相对于参考NFET为厚栅电介质和低阈值电 压的NFET;并且其中与占主导具有低输入状态的输入端相连的逻辑 级包括一个或多个相对于参考PFET为厚栅电介质和低阈值电压的 PFET,以及一个或多个相对于参考NFET为薄栅电介质和高阈值电 压的NFET。
本发明的第三方面是一种漏电流减小的单调操作的CMOS电路 的设计方法,包括:指定具有其阈值电压和其栅电介质厚度的参考 PFET,和具有其阈值电压和其栅电介质厚度的参考NFET;定义具有 逻辑级的CMOS逻辑电路,所述逻辑级具有输入状态;对于占主导具 有高输入状态的任意逻辑级,定义相对于参考PFET为薄栅电介质和 高阈值电压的PFET;对于占主导具有高输入状态的任意逻辑级,定 义相对于参考NFET为厚栅电介质和低阈值电压的NFET;对于占主 导具有低输入状态的任意逻辑级,定义相对于参考PFET为厚栅电介 质和低阈值电压的PFET;以及对于占主导具有低输入状态的逻辑级, 定义相对于参考NFET为薄栅电介质和高阈值电压的NFET。
本发明的第四方面是漏电流减小的单调操作的CMOS电路的设 计方法,包括:(a)指定具有其阈值电压和其栅电介质厚度的参考 PFET,和具有其阈值电压和其栅电介质厚度的参考NFET;(b)用 标准设计元件合成原理电路设计,标准设计元件包括一个或多个参考 PFET和一个或多个参考NFET;(c)针对占主导具有高输入逻辑状 态或占主导具有低输入逻辑状态的逻辑级分析一个或多个电路;(d) 选择一个或多个被确定为占主导具有高输入逻辑状态或占主导具有低 输入逻辑状态的逻辑级;以及(e)用漏电流减小的元件取代所选择逻 辑级的标准设计元件,漏电流减小的元件包括:对于占主导具有高输 入状态的逻辑级,相对于参考PFET为薄栅电介质和高阈值电压的 PFET;对于占主导具有高输入状态的逻辑级,相对于参考NFET为 厚栅电介质和低阈值电压的NFET;对于占主导具有低输入状态的逻 辑级,相对于参考PFET为厚栅电介质和低阈值电压的PFET;以及 对于占主导具有低输入状态的逻辑级,相对于参考NFET为薄栅电介 质和高阈值电压的NFET。
本发明的第五方面是一种计算机系统,包括处理器,与处理器相 连的地址/数据总线,以及与处理器相连的计算机可读存储部件,该存 储部件包含处理器实现漏电流减小的单调CMOS电路的设计方法时 所执行的指令,该方法包括由计算机执行的以下步骤:(a)指定具有 其阈值电压和其栅电介质厚度的参考PFET,和具有其阈值电压和其 栅电介质厚度的参考NFET;(b)用标准设计元件合成示意电路设计, 其中标准设计元件包括一个或多个参考PFET和一个或多个参考 NFET;(c)针对占主导具有高输入逻辑状态或占主导具有低输入逻 辑状态的逻辑级,分析一个或多个电路;(d)选择被确定为占主导 具有高输入逻辑状态或占主导具有低输入逻辑状态的一个或多个逻辑 级;以及(e)用漏电流减小的元件替换所选择逻辑级的标准设计元件, 该漏电流减小的元件包括:对于占主导具有高输入状态的逻辑级相对 于参考PFET为薄栅电介质和高阈值电压的PFET;对于占主导具有 高输入状态的逻辑级,相对于参考NFET为厚栅电介质和低阈值电压 的NFET;对于占主导具有低输入状态的逻辑级相对于参考PFET为 厚栅电介质和低阈值电压的PFET;以及对于占主导具有低输入状态 的逻辑级相对于参考NFET为薄栅电介质和高阈值电压的NFET。
附图说明
在所附权利要求中提出了本发明的特征。不过当结合附图阅读 时,参照下面实施例的详细描述,将更好地理解本发明本身,在附图 中:
图1A和1B为示意性原理电路图,表示通常,特别是在单调电 路中CMOS逻辑电路中漏来源的来源;
图2A说明对于NFET定义低和高VT,图2B说明对于PFET定 义高和低VT;
图3和4为示意性原理电路图,说明根据本发明减小单调CMOS 逻辑电路中漏电流的方法;
图5为根据本发明第一示例脉冲静态CMOS逻辑电路的示意图;
图6为根据本发明第二示例脉冲静态CMOS逻辑电路的示意图;
图7A和7B为根据本发明图6的NAND的示意电路图;
图8A和8B为根据本发明图6的NOR门的示意电路图;
图9A,9B,10A,10B,11A和11B为根据本发明在脉冲静态逻 辑电路装置中应用该减小漏电流方法的示意电路图;
图12A,12B,13A和13B为根据本发明示例性NAND多米诺 (domino)电路的示意电路图;
图14A和14B所示的示意电路图说明本发明应用于包含电路的 熔丝;
图15所示的流程图说明根据本发明低漏电流单调CMOS电路的 设计方法;以及
图16为用于实现本发明的通用计算机的示意方图。

具体实施方式

为了说明本发明,在输入、输出或电路节点上术语“高”表示该 输入、输出或电路节点上为逻辑1,术语“低”表示该输入、输出或电 路节点上为逻辑0。逻辑1还相当于足以使N-沟道场效应晶体管 (NFET)导通的电压电平,并且通常还称作VDD。逻辑0相当于足 以使P-沟道场效应晶体管(PFET)导通的电压电平,并且通常还称 作GND。高和低的这些用法不应当与下文中定义的术语高和低阈值电 压(VT)混淆。VDD和GND还可以视作电源的第一和第二端(rail)。
图1A和1B为示意性原理电路图,表示通常,特别是在单调电 路中CMOS逻辑电路中漏电流的来源。单调电路定义为,通过电路的 组合逻辑路径,数据传播时无需时钟信号,并且通常沿着从低向高或 从高向低的固定方向进行评测。在图1A和1B中,反相器100包括 PFET T1和NFET T2。PFET T1的源极与VDD相连,NFET T2的 源极接地。PFET T1和NFET T2的栅极与输入端105相连,PFET T1 和NFET T2的漏极与输出端110相连。在操作过程中,输入端105 上的高电平使NFET T2导通,将PFET T1截止,从而使输出端110 变成低电平。
如图1A中所示,在输入端105为高电平时,PFET T1的主要漏 电流为从VDD流向输出端GND的阈下电压漏电流ISUB,NFET T2 的主要漏电流为从输入端105流向GND的栅电介质隧穿ITUN漏电流。 如图1B中所示,在输入端105上为低电平时,PFET T1的主要漏电 流为从VDD流向输入端105的栅电介质隧穿漏电流ITUN,NFETT2 的主要漏电流为从VDD流向GND的阈下电压漏电流ISUB。
栅电介质隧穿泄漏是电流在FET栅极与反转区之间流动,当栅 极和本体处于不同电压电平时,在FET栅极与衬底/本体之间流动, 在FET导通时发生这种泄漏。阈下泄漏是电流从FET的漏极流动到 源极,此时FET的栅极和源极处于相同电压,当FET截止时发生阈 下泄漏,并且是由于对多数载流子表现出的势垒高度引起的。
在继续说明之前,将用众所周知的半导体物理学原理介绍参考 NFET和参考PFET的概念,如可以在任何有关这一方面的良好的教 科书中寻找到这方面的内容,如John Wiley & Sons出版的S,M.Sze 的“Physics of Semiconductor Devices”。用最大工作频率fm定义FET 的性质或开关速度,fm越高,则开关速度越快;fm越低,则开关速度 越慢。块FET的设计参数包括栅宽度(W),栅长度(L),硅杂 质物质浓度(N),硅介电常数(εs),栅电介质介电常数(εi)和栅 电介质厚度(d),不过这些是主要的设计参数。注意,在FET中栅 电介质的电容(Ci)为Ci=εi/d。
FET的VT是常数εs和电子电荷(q)、作为掺杂硅的费米能级 (本身是N的函数)(EF)与本征硅的费米能级(Ei)之间的差值的 平坦带处的电势(ΨB)、N和Ci的函数。如果在参考FET中,W,L, N,εs和d固定(从而Ci也固定),则FET的VT也固定。
FET的fm是常数L,VT和电子迁移率(μn)和栅上电压(VG) 的函数。如果在FET中,L和VT固定,则FET的fm也固定。
除VT和Ci以外保持所有参数不变,则下面的描述对于任何FET 都成立:(1)VT越高,则FET越慢;VT越低,则FET越快;和 (2)栅电介质越厚,则FET越慢,栅电介质越薄,FET越快。
从而,此处将参考NFET定义为栅电介质厚度和阈值电压选择成 满足上述性能要求的NFET。另外,此处将参考PFET定义为栅电介 质厚度和阈值电压选择成满足上述性能要求的PFET。
图2A表示相对于参考NFET定义NFET的低VT和高VT,图 2B表示相对于参考PFET定义PFET的高VT和低VT。
在图2A中,可以看出(1)参考NFET的VT的值处于电压电平 VDD与GND之间,(2)高VT NFET的VT的值处于参考NFET的 VT的电压电平与VDD之间;(3)低VT NFET的VT的值处于参考 NFET的VT的电压电平与GND之间。从而,高VT NFET是一种 VT比参考NFET的VT更高的NFET,低VT NFET是一种VT比参 考NFET的VT更低的VT,其他设计参数(可能Ci是一个例外)保 持为固定数值,如上所述。
在图2B中,可以看出(1)参考PFET的VT的值处于电压电平 VDD与GND之间,(2)高VT PFET的VT的值处于参考PFET的 VT的电压电平与GND之间;和(3)低VT PFET的VT的值处于参 考PFET的VT的电压电平与VDD之间。从而,高VT PFET是一种 VT比参考PFET的VT更低的PFET,低VT PFET是一种VT比参 考PFET的VT更高的VT,其他设计参数(可能Ci是一个例外)保 持为固定数值,如上所述。
在比较栅电介质厚度时,电等效栅电介质厚度考虑不同介电材料 的不同介电常数。这是由于具有高介电常数的一薄层介电材料可能比 具有低介电常数的物理上较厚的介电材料层具有更高的电等效栅电介 质厚度。由于热二氧化硅是一种传统的、性质良好且公知的介电材料, 通常用热二氧化硅等效(TOXeq)厚度描述栅电介质厚度,其中热二 氧化硅等效厚度是栅电介质的物理厚度乘以热二氧化硅的介电常数被 栅电介质材料的介电常数除得到的比值。术语电等效栅电介质厚度通 常简称为等效栅电介质厚度。
从而,厚栅NFET是一种具有比参考NFET的TOXeq栅电介质 厚度更大的TOXeq栅电介质厚度的NFET,如上所述保持其他设计参 数为固定数值(可能VT是一个例外)。另外,薄栅PFET是一种具 有比参考PFET的TOXeq栅电介质厚度更小的TOXeq栅电介质厚度 的PFET,如上所述保持其他设计参数为固定数值(可能VT是一个 例外)。注意,厚/薄栅电介质PFET和NFET的定义与高/低VT PFET 和NFET的定义无关。
从而,此处相对于参考PFET定义薄栅电介质和高阈值电压 PFET,相对于参考PFET定义厚栅电介质和低阈值电压PFET,相对 于参考NFET定义薄栅电介质和高阈值电压NFET,相对于参考NFET 定义厚栅电介质和低阈值电压NFET。
增大或减小等效栅电介质厚度的第一种方法,是增大或减小栅电 介质的物理厚度(d),不改变其材料成分。增大或减小等效栅电介 质厚度的第二种方法是如上所述将材料组分改变成具有更低或更高介 电常数(εi)的材料。
参照图1A和1B,如果基于上面的定义将PFET T1进一步描述 为参考PFET,将NFET T1描述为参考NFET,则通过比较图1A和 1B的反相器100与下面中所述的图3和4中所示的反相器,将更好地 理解本发明的操作。
图3和4是示意性原理电路图,说明根据本发明减小单调CMOS 逻辑电路中漏电流的方法。在图3中,反相器100A与图1A的反相器 100类似,不过用PFET T3和NFET T4分别取代图1A中的PFET T1 和NFET T2,并且输入端105的占主导状态为高电平。即,在集成电 路芯片与VDD和GND连接期间,输入端105为高电平的时间周期比 为低电平的时间周期更长。因而,此处将输入逻辑电路(NFET或PFET 的栅极)的占主导高输入状态定义为输入端(或栅极)在长时间周期 上在统计超过50%的时间内为高电平的一种状态,并将输入逻辑电路 (或NFET或PFET的栅极)的占主导低输入状态定义为输入端(或 栅极)在长时间周期上在统计超过50%的时间内为低电平的一种状 态。占主导为高或低电平的状态例如包括备用状态和预充电状态。 PFET T3是一种薄栅电介质高VT PFET,NFET T4是一种厚栅电介 质低VT NFET。PFET T3的高VT减小了通过PFET T3的阈下泄漏, NFET T4的厚栅电介质减小了通过NFET T4的栅电介质隧穿泄漏。 高VT减慢PFET T3,从而PFET T3也为薄栅电介质PFET,其趋向 于补偿PFET T3的高VT所引起的速度的降低(即PFET最大工作频 率的减小)。注意,PFET T3的薄栅电介质基本上不会增加栅电介质 隧穿泄漏,因为PFET T3的栅极和本体均主要处于电势VDD。厚栅 电介质减慢NFET T4的操作,从而NFET T4也为低VT NFET,其 趋向于补偿NFET T4的厚栅电介质引起的速度的降低。
在图4中,反相器100B与图1A的反相器100类似,不过分别 用PFET T5和NFET T6替代图1A的PFET T1和NFET T2,并且输 入端105的占主导状态为低电平。即,在包含和使用反相器100B的 集成电路芯片(或其部分)的操作期间,输入端105处于低电平的时 间周期比其处于高电平的时间周期要长。PFET T5为厚栅电介质、低 VT PFET,NFET T5为薄栅电介质、高VT NFET。注意,NFET T6 的薄栅电介质不会增大栅电介质隧穿泄漏,因为NFET T6的栅极和本 体均处于GND。PFET T5的厚栅电介质减小了通过PFET T5的栅电 介质隧穿泄漏,NFET T6的高VT减小了通过NFET T6的阈下泄漏。 厚栅电介质减慢PFET T5,从而PFET T5也为低VT PFET,其趋 向于补偿PFET T5的厚栅电介质所引起的速度降低(即减小NFET 的最大工作频率)。高VT减慢NFET T6的操作,从而NFET T6也 为薄栅电介质VT NFET,其趋向于补偿NFET T4的高VT所引起的 速度降低。
从图3和4可以看出,可以将用于减小单调CMOS电路中漏电 流的两条原则描述为:原则1:当电路输入端的占主导状态是高电平 时,电路中的所有PFET都应当为薄栅电介质/高VT PFET,电路中 的所有NFET都应当为厚栅电介质/低VT NFET。
原则2:当电路输入端的占主导状态是低电平时,电路中的所有 PFET都应当为厚栅电介质/低VT PFET,电路中的所有NFET都应 当为薄栅电介质/高VT NFET。
图5是根据本发明第一示例脉冲静态CMOS逻辑电路的示意图。 在图5中,延迟电路115包括动态输入存器120,动态输出锁存器 125,同样的动态输入锁存器120,分别包括PFET T7A和T7B以及 NFET T8A和T8B的反相器130A和130B,以及包括PFET T9和 NFET T10的反相器135。反相器130A的输入端与动态输入锁存器120 的输出端连接,反相器130B的输出端与动态锁存器125的输入端连 接。反相器135的输入端与反相器130A的输出端连接,反相器135 的输出端与反相器130B的输入端连接。动态输入和输出锁存器120 和125分别包括设置/复位(S/R)锁存器140A和140B,并且分别包 括脉冲发生器145A和145B。
在操作过程中,经过S/R锁存器140A锁存的数据,通过脉冲发 生器145A被脉冲输入到串联连接的反相器130A,135和130B中, 并且由S/R锁存器140B将结果锁存。假设动态锁存器120的占主导 状态为高电平(从而,将反相器130A的输入端的占主导状态也设定 为高电平),从而反相器135的输入端将具有低电平的占主导状态, 反相器130B的输入端将具有高电平的占主导状态。对电路115应用 下面所述的原则1和2,规定PFET T7A和T7B为薄栅电介质/高VT PFET,PFET T9为厚栅电介质/低VT PFET,NFET T8A和T8B为 厚栅电介质/低VT NFET,NFET T10为薄栅电介质/薄VT NFET。从 而,减小了电路115在主要输入状态下发生的泄漏。
图6为根据本发明第二示例脉冲静态CMOS逻辑电路的示意图。 在图6中,脉冲静态CMOS电路150包括动态输入锁存器155,动态 输出锁存器160和相同的NAND门160A、160B和160C,以及相同 的NOR门165A和165B。NAND门的第一输入端与动态输入锁存器 155的输出端连接。NOR门165A的第一输入端与NAND门160A的 输出端连接。NAND门160B的第一输入端与NOR门165A的输出端 连接。NOR门165B的第一输入端与NAND门160B的输出端连接。 NAND门160C的的第一输入端与NOR门165B的输出端连接。NAND 门160C的输出端与动态输出锁存器160的输入端连接。注意,NAND 门不必相同,NOR门不必相同,并且NAND或NOR门的输入端的数 量可以为2以上的任何数字,为了为了清楚起见作此说明。不过,特 定NAND门的所有输入端的占主导状态必须相同,且特定NOR门的 所有输入端的占主导状态必须相同。
动态输入锁存器155的占主导输出状态决定所有NAND门160A、 160B和160C以及NOR门165A和165B的占主导输入状态。在图6 中,动态输入锁存器的占主导输出状态被重置为高电平(RH),从而 所有NAND门160A、160B和160C的所有输入端的占主导状态为RH, 两个NOR门165A和165B的占主导状态被重置为低电平(RL)。在 图7A、7B、8A和8B中说明了本发明减小漏电流时所需的每个NAND 门160A,160B和160C以及每个NOR门165A和165B的各晶体管 的说明,并在下文进行描述。
图7A和7B为根据本发明图6的NAND门的示意电路图。在图 7A中,NAND门160A(代表任何NAND门160A、160B或160C) 包括PFET T16和T17以及NFET T18和T19。PFET T16和NFET T18 的栅极与具有占主导状态(RH)的输入端A连接,PFET T17和NFET T19的栅极与具有占主导状态(RH)的输入端B连接。PFET T16和 T17的源极与VDD连接,NFET T19的源极与GND相连。NFET T18 的漏极与PFET T16和T17的漏极相连,并与输出端Q相连。NFET T19的漏极与NFET T18的源极相连。根据下面所述的原则1和2, 为了减小NAND门160A的泄漏,PFET T16和T17为薄栅电介质/高 VT PFET,NFET T18和T19为厚栅电介质/低VT NFET。不过,如 果NAND门160A的占主导状态为低电平,则严格坚持原则1和2会 引起NAND门160A潜在的性质降低。
PFET T16或T17以及NFET T18和T19“层叠”在VDD与GND 之间,NFET T18为“中间”NFET,即通过至少另一NFET由GND选 通的NFET。由于NFET T18是“中间”NFET,其发生称作体效应(body effect)的现象(也称作衬底偏置效应)。在状态转变过程中,体效应 动态改变NFET(或PFET)的VT。输入端A上为低电平时,PFET T17 与NFET T18之间节点N1相对于NFET T18的源极上的电压为高电 平。输入端A和B上变成高电平时,NFET T18的源极与NFET T19 的漏极之间的节点N2暂时升高,这是由于当节点N1被拉到低电平时 的分压效应。其导致性能降低,因为作为性能的一个测量标准,过驱 动电压(VOD)是栅极与源极之间的电压(VCS)减去VT。VT越高, 则VOD越小,且给定电压下FET越“容易”被导通。由于在特定电压电 平信号的上升和下降时间测量性能,从而由于VT增大,VOD达到特定 电压电平要花费更长时间。如图7B中所示,通过调节NFET T18的 阈值电压,可有选择地在泄漏与性能之间作出折衷。
在图7B中,门170与图7A的NAND门160A相似,不过PFET T16和T17为厚栅电介质/低VT PFET,NFET T19为薄栅电介质/高 VT NFET。NFET T18依然为薄栅电介质NFET,不过已经根据上面 参照图2A和2B给出的定义将其阈值电压调节成比高VT NFET的阈 值电压小的数值。
图8A和8B为根据本发明图6的NOR门的示意电路图。在图 8A中,NOR门165A(代表NAND门165A或165B两者)包括PFET T21和T22以及NFET T23和T24。PFET T21和NFET T24的栅极 与具有占主导状态(RL)的输入端A相连,PFET T22和NFET T23 的栅极与具有占主导状态(RH)的输入端B相连。NFET T23和T24 的源极与GND相连,PFET T21的源极与VDD相连。PFET T22的 漏极与NFET T23和T24的漏极相连,并与输出端Q相连。PFET T21 的漏极与PFET T22的源极相连。根据下面所述的原则1和2,为了 减小NOR门165A的泄漏,PFET T21和T22为厚栅电介质/低VT PFET,NFET T23和T24为薄栅电介质/高VT NFET。不过,如果 NOR门165A的占主导状态为低电平,则严格地坚持原则1和2,导 致NOR门165A潜在的性能降低。
PFET T21和T22以及NFET T23或NFET T24“层叠”在VDD 与GND之间,PFET T22为“中间”PFET,即通过至少另一PFET由 VDD导通的PFET。由于PFET T22为“中间”PFET,则其也发生体 效应。当输入端A上为高电平时,PFET T22与NFET T23之间的节 点N3相对于PFET T22的源极上的电压为高电平,导致PFET T22 按照与上面所描述的关于图7A的NFET T18的相同方式,发生潜在 的性能损失。另外,如图8B中所示,通过调节NFET T22的阈值电 压,可有选择地在泄漏与性能之间作出折衷。
在图8B中,NOR门175与图8A的NOR门165A类似,不过 PFET T21为薄栅电介质/低VT PFET,NFET T23和T24为厚栅电介 质/低VT NFET,PFET T22依然为薄栅电介质PFET,不过已经根据 上面参照图2A和2B给出的定义将其阈值电压调节成比高VT PFET 的阈值电压小的数值。
此处将中间PFET定义为其源极通过至少另一PFET由VDD导 通的PFET,并且其中PFET通过源极与漏极连线而从VDD到GND 串联连接。此处将中间NFET定义为其源极通过至少另一NFET由 GND选通的NFET,其中NFET通过源极与漏极连线而从VDD到 GND串联连接。
在考察几种附加的FET“层叠”电路结构之前,将用于减小单调 CMOS电路中漏电流的两个可选择的原则描述为:
原则3:(可选)当电路输入端的占主导状态是高电平时,电路 中的所有中间PFET相对于参考PFET而言都应当为薄栅电介质 PFET,并且阈值电压小于高VT PFET的阈值电压。
原则4:(可选)当电路输入端的占主导状态为低电平时,电路 中的所有中间NFET相对于参考NFET而言都应当为薄栅电介质 NFET,且阈值电压小于高VT NFET的阈值电压。
应当注意,上面所述的用于减小漏电流的原则1、2、3和4定义 了一种CMOS集成电路拓扑结构,即原则1、2、3和4定义了CMOS 集成电路的元件(在此情形中为特定类型的NFET和PFET)的相互 连接。
图9A,9B,10A,10B,11A和11B所示的示意电路图说明根据 本发明减小脉冲静态逻辑电路装置中漏电流的方法的应用。在图9A 中,PFET T25A和NFET T26A到T28层叠在VDD与GND之间, 并且PFET T25A和NFET T26A到T28A的栅极共享一个具有高电平 占主导状态的共同输入端。应用上面所述的原则1到4。PFET T25A 为薄栅电介质/高VT PFET,NFET T26A到T28A为厚栅电介质/低 VT NFET。
在图9B中,PFET T25B和NFET T26B到T28B层叠在VDD与 GND之间,PFET T25B和NFET T26B到T28B的栅极共享一个具有 占主导低电平状态的公共输入端。应用前面描述的原则1到4。PFET T25B为厚栅电介质/低VT PFET,NFET T26B到T27B为VT小于高 VT NFET的薄栅电介质NFET,NFET T28B为薄栅电介质/高VT NFET。
在图10A中,PFET T29A到T31A以及NFET T32A层叠在VDD 与GND之间,并且PFET T29A到T31A以及NFET T32A的栅极共 享一个具有占主导高电平状态的共同输入端。应用前面描述的原则1 到4。PFET T29A为薄栅电介质/高VT PFET,PFET T30A到T31A 为VT小于高VT PFET的薄栅电介质PFET,NFET T32A为厚栅电介 质/低VT NFET。
在图10B中,PFET T29B和NFET T30B到T31B层叠在VDD 与GND之间,并且PFET T29B到T31A以及NFET T32B的栅极共 享一个具有占主导低电平状态的公共输入端。应用上面所述的原则1 到4。PFET T29B到T31B为厚栅电介质/低VT PFET,NFET T32B 为薄栅电介质/高VT NFET。
在图11A中,PFET T33A和T34A以及NFET T35A和T36A层 叠在VDD与GND之间,并且PFET T33A和T34A以及NFET T35A 和T36A的栅极共享一个具有占主导高电平状态的公共输入端。应用 上面所述的原则1到4。PFET T33A为薄栅电介质/高VT PFET,PFET T34A为VT小于高VT PFET的薄栅电介质PFET,NFET T35A和 T36A为厚栅电介质/低VT NFET。
在图11B中,PFET T33B和T34B以及NFET T35B和T36B层 叠在VDD与GND之间,并且PFET T33B和T34B以及NFET T35B 和T36B的栅极共享一个具有占主导低电平状态的公共输入端。应用 上面所述的原则1到4。PFET T33B和T34B为厚栅电介质/低VT PFET,NFET T35B为VT小于高VT NFET的薄栅电介质NFET, NFET T36B为薄栅电介质/高VT NFET。
另一种单调CMOS电路为动态多米诺电路。就通过本发明的方 法减小漏电流而言,按照与脉冲静态逻辑电路相同的方式对待多米诺 电路。
图12A,12B,13A和13B为根据本发明示例性NAND多米诺电 路的示意电路图。在图12A中,NAND门180A包括PFET T37和T38, NFET T39A、T40A和T41以及反相器185。PFET T37和T38的源 极与VDD相连。PFET T37和T38的漏极与NFET T39A的漏极和反 相器185的输入端相连。NFET T39A的源极与NFET T40A的漏极相 连。NFET T40A的源极与NFET T41的漏极相连,NFET T41的源极 与GND相连。反相器185的输出端与输出节点Q和PFET T38的栅 极相连。PFET T37和T41的栅极与预充电时钟(PC)相连,NFET T39A 的栅极与输入端A相连,NFET T40A的栅极与输入端B相连。预充 电时钟PC,输入端A和输出端B的占主导状态为低电平。
在操作过程中,在预充电阶段,PC为低电平,PFET T37将节 点N3充电成高电平(VDD),将输出端Q驱动为低电平(GND), 并将PFET T38导通。NFET T41A截止,在预充电阶段断开到达GND 的路径。当预充电时钟变成高电平时,能进行评测阶段。输入端A和 B上为高电平时,节点N3与GND连接,将反相器185的输出切换成 高电平,并使PFET T38截止。
在图12A中,对NAND门180A应用上面所述的用于减小漏电 流的原则1和2。从而,PFET T37和T38(以及可选择的反相器185 的PFET)为厚栅电介质/低VT PFET,NFET T39A,T40A,T41(以 及可选择的反相器185的NFET)为薄栅电介质/高VT NFET。
在图12B中,NAND门180B与图12A的NAND门180A类似, 不过用NFET T39B取代NFET T39A,用NFET T40B取代NFET T40A。对于NAND门180B,不仅应用原则1和2,而且还应用上面 所述的用于减小漏电流的原则3和4。从而,NFET T39B和T40B为 VT小于高VT NFET的薄栅电介质NFET。
在图13A中,将NAND门190A预充电成低电平,并且预充电 时钟PC、输入端A和输入端B的占主导状态为高电平。对NAND门 190A应用上面所述的用于减小漏电流的原则1和2。从而,PFET T42, T43和T44A(以及可选择的反相器195的PFET)为薄栅电介质/高 VT PFET,NFET T45和T46(以及可选择的反相器195的NFET) 为厚栅电介质/低VT NFET。
在图13B中,NAND门190B与图13A的NAND门190A相似, 不过用PFET T43B取代PFET T43A,用PFET T44B取代PFET T44A。对于NAND门190B不仅应用原则1和2,而且还应用上面所 述的用于减小漏电流的原则3和4。从而,PFET T43B和T44B为VT 小于高VT PFET的薄栅电介质PFET。
通常使用熔丝来设定集成电路芯片的多种功能。熔丝为占主导状 态的最终表示,它们或者开路或者短路,并且大部分熔丝保持短路(除 大部分熔丝保持开路的反熔丝(antifuse)的情形)或者未被编程。从 而熔丝评测电路(evaluation circuit)包括另一种可应用本发明的单调 CMOS电路。
图14A和14B所示的示意电路图说明本发明应用于包含熔丝的 电路。在图14A中,熔丝200连接于VDD与评测电路205的输入端 之间,评测电路205用于评测熔丝的状态。评测电路205的输出端与 锁存器210相连,锁存器210用于锁存熔丝的被评测状态。评测电路 205可包含脉冲CMOS组合逻辑或组合多米诺逻辑,根据原则1和2 以及可选择的原则3和4调节NFET和PFET的栅电介质厚度以及其 VT,如上所述通过占主导输入电平为高而减小漏电流。
在图14B中,熔丝215连接于GND与评测电路220的输入端之 间,评测电路220用于评测熔丝的状态。评测电路220的输出与锁存 器225相连,锁存器225用于锁存评测出的熔丝状态。评测电路225 可包含脉冲CMOS组合逻辑或组合多米诺逻辑,基于原则1和2以及 可选择的原则3和4调节NFET和PFET的栅电介质厚度以及其VT, 用于如上所述通过占主导输入电平为低来减小漏电流。
图15所示的流程图说明根据本发明低漏电流单调CMOS电路的 设计方法。在步骤230,产生用于集成电路芯片的高级设计。在步骤 235,根据该高级设计,通过将来自合成库的标准设计元件组装成高级 设计的原理设计图(即连线表),进行设计合成。合成库中的标准设 计元件包括利用具有参考栅电介质和参考VT的PFET和NFET的各 晶体管、单元、门、宏指令和核心程序。因而,此处将标准设计元件 定义为利用上述参考NFET和/或参考PFET的设计元件。合成库还包 括漏电流减小的具有NFET和PFET的设计元件、NFET和PFET具 有根据上述用于减小漏电流的原则1和2的厚和薄栅电介质以及高和 低VT的组合。此外,合成库可有选择地包括漏电流减小的具有NFET 和PFET的设计元件、NFET和PFET具有符合上述用于减小漏电流 的原则3和4的厚和薄栅电介质以及VT范围的组合。在步骤240,对 原理设计执行噪声建模和对原理设计产生的噪声模型进行分析,并进 行模拟和定时分析。还可以进行漏电流分析。接下来,在步骤245, 判断该设计是否通过了噪声和定时规范。如果在步骤245,该设计没 有通过,则该方法进行步骤250,,根据步骤240处执行的分析,再 次使用标准设计元件调节连线表设计,否则该方法进行步骤255。
在步骤255,针对该设计内所有或所选择单调CMOS逻辑电路的 所有输入端的占主导状态,分析该设计。然后,在步骤260,对于步 骤255中所选择的所有输入端都具有占主导和相同状态的那些CMOS 逻辑电路的全部或者子集,由与所更换的标准元件具有相同功能的合 成库中的低泄漏元件基于原则1和2更换标准元件。
接下来,在步骤265,对于修改过的原理设计进行重新模拟、定 时和漏电流分析。在步骤270,判断是否满足了定时和漏电流目标。 如果已经满足了定时或漏电流目标,则方法进行步骤275,进行物理 设计,将原理设计转变成用于产生掩模的形状资料,而掩模用于制造 电路;否则,该方法执行步骤280。在步骤280,用合成库中满足相应 原则3和4的泄漏减小的元件替代所选择的满足原则1和2的泄漏减 小的元件,并且该方法回到步骤265。
对于上述设计流程可作出多种改变。首先,在步骤235,设计合 成中可以直接包含漏电流减小的元件,尤其是在更成熟电路设计系列 内。第二,可跳过步骤265和270。第三,在步骤280,取代满足原则 3和4的泄漏减小的元件,可使用满足其他原则1和2漏电流减小的 设计元件。关键在于,满足原则3和4的漏电流减小元件的使用是可 选的。第四,设计者在基于原则1和2以及可选择的原则3和4的设 计活动期间,可使用设计者在任何时刻产生的特殊设计元件(即设计 库中没有的设计元件),不限于设计库中的元件。
通常,用通用计算机来实现此处就低漏电流单调CMOS电路的 设计方法所描述的方法,并且将该方法编码成活动或硬介质上的一系 列指令,以备通用计算机使用。图16为实现本发明的通用计算机的示 意方块图。在图16中,计算机系统300具有至少一个微处理器或中央 处理器(CPU)305。CPU 305通过系统总线310与随机存取存储器 (RAM)315,只读存储器(ROM)320,用于连接活动数据和/或程 序存储装置330和海量数据和/或程序存储装置335的输入/输出(I/O) 适配器325,用于连接键盘345和鼠标350的用户接口适配器340,用 于连接数据端口360的端口适配器355,以及用于连接显示装置370 的显示适配器365。
ROM 320包含用于计算机系统300的基本操作系统。该操作系 统可以驻留在RAM 315中,或者本领域中公知的其他地方。活动数 据和/或程序存储装置330例如包括磁性介质,如软盘和磁带驱动器, 以及光学介质如CD ROM驱动器。海量数据和/或程序存储装置335 例如包括硬盘驱动器和非易失存储器如闪存。除了键盘345和鼠标350 以外,其他用户输入装置如跟踪球、书写板、压板、话筒、光笔和位 置检测屏显示器,可以与用户接口340相连。显示装置例如包括阴极 射线管(CRT)和液晶显示器(LCD)。
具有适当应用接口的计算机程序可由本领域技术人员产生,并存 储在系统或数据和/或程序存储装置中,简化本发明的实现。在操作时, 信息或所产生的执行本发明的计算机程序,被加载到适当的活动和/ 或程序存储装置330上,通过数据端口360或者通常使用键盘345输 入。
上面为了理解本发明描述了本发明的实施例。应当理解本发明不 限于此处所述的特定实施例,本领域技术人员在不偏离本发明精神的 条件下可进行多种变型、重新设置和替代。从而,下述权利要求意在 覆盖处于本发明精神和范围内的所有这些变型和改变。
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