专利汇可以提供集成电路以及减小电路中漏电流的方法专利检索,专利查询,专利分析的服务。并且本 发明 披露了一种低 泄漏 单调CMOS逻辑 电路 及其方法,用于设计这种电路的设计方法和系统。该电路包括:一个或多个逻辑级,至少一个逻辑级具有占主导的高输入状态或具有占主导的低输入状态;其中占主导地具有高输入状态的逻辑级包括一个或多个相对于参考PFET为薄栅 电介质 和高 阈值 电压 的PFET,和一个或多个相对于参考NFET为厚栅电介质和低阈值电压的NFET;并且其中占主导地具有低输入状态的逻辑级包括一个或多个相对于参考PFET为厚栅电介质和低阈值电压的PFET,和一个或多个相对于参考NFET为薄栅电介质和高阈值电压的NFET。,下面是集成电路以及减小电路中漏电流的方法专利的具体信息内容。
1、一种集成电路,包括:
一个或多个逻辑级,至少一个所述逻辑级具有高输入状态或具有 低输入状态;
其中具有所述高输入状态的所述逻辑级,包括一个或多个相对于 参考PFET为薄栅电介质和高阈值电压的PFET,和一个或多个相对 于参考NFET为厚栅电介质和低阈值电压的NFET;并且
其中具有所述低输入状态的所述逻辑级,包括一个或多个相对于 所述参考PFET为厚栅电介质和低阈值电压的PFET,和一个或多个 相对于所述参考NFET为薄栅电介质和高阈值电压的NFET。
2、如权利要求1所述的电路,其中:
具有所述高输入状态的所述逻辑级,包括全都是薄栅电介质和高 阈值电压PFET,并包括全都是厚栅电介质和低阈值电压NFET;并 且
具有低输入状态的所述逻辑级,包括全都是厚栅电介质和低阈值 电压PFET,并包括全都是薄栅电介质和高阈值电压NFET。
3、如权利要求1所述的电路,其中:
所有的所述逻辑级都具有高输入状态或低输入状态。
4、如权利要求3所述的电路,其中具有高输入状态的逻辑级与 具有低输入状态的逻辑级串联连接,所述具有高输入状态的逻辑级与 具有低输入状态的逻辑级交替设置。
5、如权利要求1所述的电路,其中:
所述逻辑级还包括中间NFET或中间PFET,或者同时包括中间 NFET和中间PFET;
其中对于具有所述高输入状态的逻辑级,中间PFET在所述薄栅 电介质和高阈值电压PFET与所述厚栅电介质和低阈值电压NFET之 间串联层叠,所述中间PFET相对于所述参考PFET具有薄栅电介质, 且阈值电压小于所述薄栅电介质和高阈值电压PFET的阈值电压;并 且
其中对于具有所述低输入状态的逻辑级,中间NFET和PFET在 所述厚栅电介质和低阈值电压PFET与所述薄栅电介质和高阈值电压 NFET之间串联层叠,所述中间NFET相对于所述参考NFET具有薄 栅电介质,并且阈值电压小于所述高阈值NFET的阈值电压。
6、如权利要求1所述的电路,其中所述逻辑级单调地工作。
7、如权利要求1所述的电路,其中所述逻辑级包括脉冲CMOS 逻辑电路,动态多米诺电路或熔丝评测电路。
8、如权利要求1所述的电路,其中所述高输入状态和所述低输 入状态是从预充电状态、备用状态、与所述电路相连的组合逻辑的输 出状态以及所述电路前面逻辑级的输出状态组成的状态组中独立选择 出的。
9、一种减小电路中漏电流的方法,包括:
指定具有预定阈值电压和栅电介质厚度的参考PFET,和具有预 定阈值电压和栅电介质厚度的参考NFET;
提供所述电路,所述电路具有一个或多个逻辑级;
将至少一个所述逻辑级与具有高输入状态或具有低输入状态的 输入端相连;
其中与具有所述高输入状态的所述输入端连接的所述逻辑级,包 括一个或多个相对于所述参考PFET为薄栅电介质和高阈值电压的 PFET,以及一个或多个相对于所述参考NFET为厚栅电介质和低阈 值电压的NFET;并且
其中与具有所述低输入状态的所述输入端连接的所述逻辑级,包 括一个或多个相对于所述参考PFET为厚栅电介质和低阈值电压的 PFET,以及一个或多个相对于所述参考NFET为薄栅电介质和高阈 值电压的NFET。
10、如权利要求9所述的方法,其中:
具有所述高输入状态的所述逻辑级包括全都是薄栅电介质和高 阈值电压PFET,并包括全都是厚栅电介质和低阈值电压NFET;并 且
具有所述低输入状态的所述逻辑级包括全都是厚栅电介质和低 阈值电压PFET,并包括全都是薄栅电介质和高阈值电压NFET。
11、如权利要求9所述的方法,还包括将所有的所述逻辑级连接 到所述高输入状态或所述低输入状态。
12、如权利要求11所述的方法,还包括将具有高输入状态的逻 辑级与具有低输入状态的逻辑级串联,具有高输入状态的所述逻辑级 与具有低输入状态的逻辑级交替设置。
13、如权利要求9所述的方法,其中:
所述逻辑级还包括中间NFET或中间PFET,或者同时包括中间 NFET和中间PFET;
其中对于具有所述高输入状态的逻辑级,中间PFET在所述薄栅 电介质和高阈值电压PFET与所述厚栅电介质和低阈值电压NFET之 间串联层叠,所述中间PFET相对于所述参考PFET具有薄栅电介质, 并且阈值电压小于所述薄栅电介质和高阈值电压PFET的阈值电压; 以及
其中对于具有所述低输入状态的逻辑级,中间NFET和PFET在 所述厚栅电介质和低阈值电压PFET与所述薄栅电介质和高阈值电压 NFET之间串联层叠,所述中间NFET相对于所述参考NFET具有薄 栅电介质,并且阈值电压小于所述高阈值NFET的阈值电压。
14、如权利要求9所述的方法,还包括单调地操纵所述逻辑级。
15、如权利要求9所述的方法,其中所述逻辑级包括脉冲CMOS 逻辑电路,动态多米诺电路或熔丝状态评测电路。
16、如权利要求9所述的方法,其中所述高输入状态和所述低输 入状态是从预充电状态、备用状态、与所述电路相连的组合逻辑的输 出状态以及所述电路前面逻辑级的输出状态组成的状态组中独立选择 出的。
17、一种设计漏电流减小的单调操作的CMOS电路的方法,包 括:
指定具有预定阈值电压和栅电介质厚度的参考PFET,和具有预 定阈值电压和栅电介质厚度的参考NFET;
定义具有逻辑级的CMOS逻辑电路,所述逻辑级具有输入状态;
对于具有高输入状态的所述逻辑级中的任何逻辑级,定义相对于 所述参考PFET为薄栅电介质和高阈值电压的PFET;
对于具有高输入状态的所述逻辑级中的任何逻辑级,定义相对于 所述参考NFET为厚栅电介质和低阈值电压的NFET;
对于具有低输入状态的所述逻辑级中的任何逻辑级,定义相对于 所述参考PFET为厚栅电介质和低阈值电压的PFET;以及
对于具有低输入状态的所述逻辑级中的任何逻辑级,定义相对于 所述参考NFET为薄栅电介质和高阈值电压的NFET。
18、如权利要求17所述的方法,还包括将具有高输入状态的逻 辑级与具有低输入状态的逻辑级串联连接,具有高输入状态的所述逻 辑级与具有低输入状态的所述逻辑级交替设置。
19、如权利要求17所述的方法,还包括:
对于具有所述高输入状态的所述逻辑级中的任何一个,定义相对 于所述参考NFET具有厚栅电介质和低阈值电压的高电平中间 NFET,所述高电平中间NFET串联层叠在所述薄栅电介质和高阈值 电压PFET与所述厚栅电介质和低阈值电压NFET之间;
对于具有所述高输入状态的所述逻辑级中的任何一个,定义相对 于所述参考PFET具有薄栅电介质,且阈值电压小于所述高阈值电压 PFET的阈值电压的高电平中间PFET,所述高电平中间PFET串联 层叠在所述薄栅电介质和高阈值电压PFET与所述厚栅电介质和低阈 值电压NFET之间;
对于具有所述低输入状态的所述逻辑级中的任何一个,定义相对 于所述参考NFET具有薄栅电介质,且阈值电压小于所述高阈值 NFET的阈值电压的低电平中间NFET,所述低电平中间NFET串联 层叠在所述薄栅电介质和高阈值电压PFET与所述厚栅电介质和低阈 值电压NFET之间;以及
对于具有所述低输入状态的所述逻辑级中的任何一个,定义相对 于所述参考PFET具有厚栅电介质和低阈值电压的低电平中间PFET, 所述低电平中间PFET串联层叠在所述薄栅电介质和高阈值电压 PFET与所述厚栅电介质和低阈值电压NFET之间。
20、如权利要求17所述的方法,其中所述逻辑级单调地操作。
21、如权利要求17所述的方法,其中所述逻辑级包括脉冲CMOS 逻辑电路,动态多米诺电路或熔丝评测电路。
22、如权利要求17所述的方法,其中所述高输入状态和所述低 输入状态是从预充电状态、备用状态、与所述电路相连的组合逻辑的 输出状态以及所述电路前面逻辑级的输出状态组成的状态组中独立选 择出的。
23、一种设计漏电流减小的单调操作CMOS电路的方法,包括:
(a)指定具有预定阈值电压和栅电介质厚度的参考PFET,和 具有预定阈值电压和栅电介质厚度的参考NFET;
(b)用标准设计元件合成原理电路设计,所述标准设计元件包 括一个或多个参考PFET和一个或多个参考NFET;
(c)分析一个或多个用于具有高输入逻辑状态或具有低输入逻 辑状态的逻辑级的电路;
(d)选择一个或多个被确定具有高输入逻辑状态或具有低输入 逻辑状态的逻辑级;以及
(e)用漏电流减小的元件替换所选择逻辑级的所述标准设计元 件,所述漏电流减小的元件包括:
对于具有高输入状态的逻辑级,相对于所述参考PFET为薄栅电 介质和高阈值电压的PFET;
对于具有高输入状态的逻辑级,相对于所述参考NFET为厚栅电 介质和低阈值电压的NFET;
对于具有低输入状态的逻辑级,相对于所述参考PFET为厚栅电 介质和低阈值电压的PFET;以及
对于具有低输入状态的逻辑级,相对于所述参考NFET为薄栅电 介质和高阈值电压的NFET。
24、如权利要求23所述的方法,其中所述漏电流减小的元件还 包括:
对于具有所述高输入状态的所述逻辑级,定义相对于所述参考 NFET具有厚栅电介质和低阈值电压的高电平中间NFET,所述高电 平中间NFET串联层叠在所述薄栅电介质和高阈值电压PFET与所述 厚栅电介质和低阈值电压NFET之间;
对于具有所述高输入状态的所述逻辑级,定义相对于所述参考 PFET具有薄栅电介质,且阈值电压小于所述高阈值电压PFET的阈 值电压的高电平中间PFET,所述高电平中间PFET串联层叠在所述 薄栅电介质和高阈值电压PFET与所述厚栅电介质和低阈值电压 NFET之间;
对于具有所述低输入状态的所述逻辑级,定义相对于所述参考 NFET具有薄栅电介质,且阈值电压小于所述高阈值NFET的阈值电 压的低电平中间NFET,所述低电平中间NFET串联层叠在所述薄栅 电介质和高阈值电压PFET与所述厚栅电介质和低阈值电压NFET之 间;以及
对于具有所述低输入状态的所述逻辑级,定义相对于所述参考 PFET具有厚栅电介质和低阈值电压的低电平中间PFET,所述低电平 中间PFET串联层叠在所述薄栅电介质和高阈值电压PFET与所述厚 栅电介质和低阈值电压NFET之间。
25、如权利要求23所述的方法,还包括:
(f)分析具有所述漏电流减小元件的所述逻辑级的性能;以及
(g)用漏电流减小的元件更换前面已经用所述漏电流减小的元 件更换过的所选择的逻辑级,还包括:
对于具有所述高输入状态的所述逻辑级,定义相对于所述参考 NFET具有厚栅电介质和低阈值电压的高电平中间NFET,所述高电 平中间NFET串联层叠在所述薄栅电介质和高阈值电压PFET与所述 厚栅电介质和低阈值电压NFET之间;
对于具有所述高输入状态的所述逻辑级,定义相对于所述参考 PFET具有薄栅电介质,且阈值电压小于所述高阈值电压PFET的阈 值电压的高电平中间PFET,所述高电平中间PFET串联层叠在所述 薄栅电介质和高阈值电压PFET与所述厚栅电介质和低阈值电压 NFET之间;
对于具有所述低输入状态的所述逻辑级,定义相对于所述参考 NFET具有薄栅电介质,且阈值电压小于所述高阈值NFET的阈值电 压的低电平中间NFET,所述低电平中间NFET串联层叠在所述薄栅 电介质和高阈值电压PFET与所述厚栅电介质和低阈值电压NFET之 间;以及
对于具有所述低输入状态的所述逻辑级,定义相对于所述参考 PFET具有厚栅电介质和低阈值电压的低电平中间PFET,所述低电平 中间PFET串联层叠在所述薄栅电介质和高阈值电压PFET与所述厚 栅电介质和低阈值电压NFET之间。
26、如权利要求23所述的方法,其中所述漏电流减小的元件的 所有PFET都选自用于具有高输入状态的逻辑电路的薄栅电介质和高 阈值电压PFET,和用于具有低输入状态的逻辑级的厚栅电介质和低 阈值电压PFET组成的PFET组;并且
其中所述漏电流减小的元件的所有NFET都选自用于具有高输 入状态的逻辑电路的厚栅电介质和低阈值电压NFET,和用于具有低 输入状态的逻辑级的薄栅电介质和高阈值电压NFET组成的NFET 组。
27、如权利要求23所述的方法,其中所述高输入状态和所述低 输入状态是从预充电状态、备用状态、与所述电路相连的组合逻辑的 输出状态以及所述电路前面逻辑级的输出状态组成的状态组中独立选 择出的。
28、一种计算机系统,包括处理器,与所述处理器相连的地址/ 数据总线,以及与所述处理器相连的计算机可读存储部件,所述计算 机系统包括:
(a)第一装置,用于指定具有预定阈值电压和栅电介质厚度的 参考PFET,和具有预定阈值电压和栅电介质厚度的参考NFET;
(b)第二装置,用于用标准设计元件合成原理电路设计,所述 标准设计元件包括一个或多个参考PFET和一个或多个参考NFET;
(c)第三装置,用于分析一个或多个用于具有高输入逻辑状态 或具有低输入逻辑状态的逻辑级的电路;
(d)第四装置,用于选择一个或多个被确定具有高输入逻辑状 态或具有低输入逻辑状态的逻辑级;以及
(e)第五装置,用于用漏电流减小的元件替换所选择逻辑级的 所述标准设计元件,所述漏电流减小的元件包括:
对于具有高输入状态的逻辑级,相对于所述参考PFET为薄栅电 介质和高阈值电压的PFET;
对于具有高输入状态的逻辑级,相对于所述参考NFET为厚栅电 介质和低阈值电压的NFET;
对于具有低输入状态的逻辑级,相对于所述参考PFET为厚栅电 介质和低阈值电压的PFET;以及
对于具有低输入状态的逻辑级,相对于所述参考NFET为薄栅电 介质和高阈值电压的NFET。
29、如权利要求28所述的计算机系统,其中所述漏电流减小的 元件还包括:
对于具有所述高输入状态的所述逻辑级,定义相对于所述参考 NFET具有厚栅电介质和低阈值电压的高电平中间NFET,所述高电 平中间NFET串联层叠在所述薄栅电介质和高阈值电压PFET与所述 厚栅电介质和低阈值电压NFET之间;
对于具有所述高输入状态的所述逻辑级,定义相对于所述参考 PFET具有薄栅电介质,且阈值电压小于所述高阈值电压PFET的阈 值电压的高电平中间PFET,所述高电平中间PFET串联层叠在所述 薄栅电介质和高阈值电压PFET与所述厚栅电介质和低阈值电压 NFET之间;
对于具有所述低输入状态的所述逻辑级,定义相对于所述参考 NFET具有薄栅电介质,且阈值电压小于所述高阈值NFET的阈值电 压的低电平中间NFET,所述低电平中间NFET串联层叠在所述薄栅 电介质和高阈值电压PFET与所述厚栅电介质和低阈值电压NFET之 间;以及
对于具有所述低输入状态的所述逻辑级,定义相对于所述参考 PFET具有厚栅电介质和低阈值电压的低电平中间PFET,所述低电平 中间PFET串联层叠在所述薄栅电介质和高阈值电压PFET与所述厚 栅电介质和低阈值电压NFET之间。
30、如权利要求28所述的计算机系统,还包括:
(f)第六装置,用于分析具有所述漏电流减小元件的所述逻辑 级的性能;以及
(g)第七装置,用于用漏电流减小的元件更换前面已经用所述 漏电流减小的元件更换过的所选择的逻辑级,还包括:
对于具有所述高输入状态的所述逻辑级,定义相对于所述参考 NFET具有厚栅电介质和低阈值电压的高电平中间NFET,所述高电 平中间NFET串联层叠在所述薄栅电介质和高阈值电压PFET与所述 厚栅电介质和低阈值电压NFET之间;
对于具有所述高输入状态的所述逻辑级,定义相对于所述参考 PFET具有薄栅电介质,且阈值电压小于所述高阈值电压PFET的阈 值电压的高电平中间PFET,所述高电平中间PFET串联层叠在所述 薄栅电介质和高阈值电压PFET与所述厚栅电介质和低阈值电压 NFET之间;
对于具有所述低输入状态的所述逻辑级,定义相对于所述参考 NFET具有薄栅电介质,且阈值电压小于所述高阈值NFET的阈值电 压的低电平中间NFET,所述低电平中间NFET串联层叠在所述薄栅 电介质和高阈值电压PFET与所述厚栅电介质和低阈值电压NFET之 间;以及
对于具有所述低输入状态的所述逻辑级,定义相对于所述参考 PFET具有厚栅电介质和低阈值电压的低电平中间PFET,所述低电平 中间PFET串联层叠在所述薄栅电介质和高阈值电压PFET与所述厚 栅电介质和低阈值电压NFET之间。
31、如权利要求28所述的计算机系统,其中所述漏电流减小的 元件的所有PFET都选自用于具有高输入状态的逻辑级的薄栅电介质 和高阈值电压PFET,和用于具有低输入状态的逻辑级的厚栅电介质 和低阈值电压PFET组成的PFET组;并且
其中所述漏电流减小的元件的所有NFET都选自用于具有高输 入状态的逻辑级的厚栅电介质和低阈值电压NFET,和用于具有低输 入状态的逻辑级的薄栅电介质和高阈值电压NFET组成的NFET组。
32、如权利要求28所述的计算机系统,其中所述高输入状态和 所述占主导低输入状态是从预充电状态、备用状态、与所述电路相连 的组合逻辑的输出状态以及所述电路前面逻辑级的输出状态组成的状 态组中独立选择出的。
本发明涉及数字电路领域;更具体而言,涉及单调互补金属氧化 物半导体(CMOS)数字电路以及在单调CMOS逻辑电路中控制漏电 流的方法。
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