在半导体工业里持续的动力为增加集成电路装置(例如，微处理机、 内存装置等)的操作速度。此动力为对操作速度日渐增加的计算机与电 子装置的消费需求所引燃。速度增加的需求已导致半导体装置(例如晶 体管)的尺寸持续减小。也即，减小一般场效晶体管的许多构成单元， 如信道长度、接合深度、闸极介质厚度等。例如，所有其它要素相同， 而场效晶体管的信道长度越小则晶体管操作越快。因此，有持续的需 求上的推动力以减小一般晶体管的构成单元(以及包括这样的晶体管的 集成电路装置)的尺寸以增加晶体管的整体速度。此外，减小一般晶体 管的构成单元的尺寸也增加在特定的晶圆实际占有空间的晶体管的密 度与数目、降低每一个晶体管的全部制造成本与降低包括这样的晶体 管的集成电路装置的成本。
然而，减小一般晶体管的构成单元的尺寸也需要减小电互连处的 大小与横剖面的尺寸至接触该主动区，例如氮离子N+(磷离子P+)源极/ 漏极区域以及掺杂多晶硅(doped-polycrystalline silicon， doped-polysilicon or doped-poly)闸极导体。当电互连处的大小与横剖面 的尺寸越小，会增加电阻以及电迁移。由于许多原因，增加的电阻以 及电迁移并不受欢迎。例如，增加的电阻可能减少装置驱动电流、与 流经该装置的源极/漏极电流，并且可能恶化晶体管的整体速度与操作。 此外，在铝互连处中电迁移的影响(于该处电流确实地携带铝原子一起 流动，导致铝原子电迁移)可能导致铝互连处的降级，导致更增加的电 阻，并且甚至导致铝互连处的分离及/或剥离。
用于半导体电路的理想的互连导体是不昂贵的、容易图案化、具 有低电阻率、以及对腐蚀、电迁移以及应力迁移具有高抵抗。于现今 半导体工艺，铝最常用于互连处主要是因为例如铝不昂贵而且比铜容 易蚀刻。然而，因为铝具有不良的电迁移特性与容易受到应力迁移影 响，一般使用铝与其它金属的合金。
如同以上说明，当半导体装置几何缩小以及时脉速度增加，降低 电路金属化的电阻的需求日渐增加。使用铝于互连处的最严重的一个 规范为导电性。这是因为具有较低的电阻率的3种金属(于20℃铝具有电 阻率2.824×10-6 ohms-cm)，也即，于20℃银具有电阻率1.59×10-6 ohms-cm，于20℃铜具有电阻率1.73×10-6 ohms-cm，于20℃金具有电 阻率2.44×10-6 ohms-cm，无法满足于其它重要的规范。例如，银相当 地昂贵且容易腐蚀，以及金非常昂贵且难以蚀刻。铜具有相当于银的 电阻率，免除于电迁移、具有高延展性(其提供免除于在半导体芯片中 由非相似的材料的不同膨胀率所产生的机械应力)与高熔点(铜1083℃ 相较于铝659℃)，令人满意地满足大部分的规范。然而，铜在半导体环 境中难以蚀刻。由于难以蚀刻铜的结果，必须使用另一种方式以形成 通路与金属线。金属镶嵌的方式(单道与双道)，包含蚀刻开口(例如在 介电质中的凹槽)以用于线与通路以及产生金属图案，为领先于次0.25 微米设计规则铜金属电路的制造的竞争对手。
然而，铜互连处的较低电阻与较高导电性(其耦合于较高的装置密 度并且因此减少在铜互连处之间的距离)可能导致介于铜互连处之间的 增加的电容。接着，介于铜互连处之间的增加的电容产生增加的电容 电阻时间延迟(RC time delay)以及在半导体装置电路中较长的瞬时衰 减时间，导致半导体装置的所有的操作速度减少。
介于铜互连处之间的增加的电容的问题的一种现有的解答是对层 间介电质层(ILDs)使用具有低介电质常数(lowK)的介电材料，其中K小 于大约4，于该层间介电质层中使用金属镶嵌技术形成铜互连处。然而， 低介电质常数的介电材料与金属镶嵌技术结合使用将是困难的材料。 例如，在用于金属镶嵌技术的蚀刻与接续的工艺步骤期间，低介电质 常数的介电材料易于受到损坏与减弱。特别是，开口的侧壁(如形成在 低介电质常数的介电材料中的凹槽及/或通路)特别容易受到损坏，至少 部分是由于低介电质常数的介电材料的低密度。
本发明是针对克服或者至少是降低以上所提出的一个或更多的问 题而完成。

于本发明的一实施型态中，提供一种方法，该方法包括形成第一导 电结构，以及在该第一导电结构的上方使用低介电质常数K的介电质材 料形成第一介电质层。该方法也包括在位于该第一导电结构的至少一部 分的上方的该第一介电质层中形成第一开口，该第一开口具有侧壁，以 及藉由植入硅、二氧化硅或锗至该侧壁，以增加该侧壁的密度。
于本发明的另一实施型态中，提供一种装置，该装置包括第一导电 结构，以及在该第一导电结构的上方具有第一介电质层。该装置也包括 在位于该第一导电结构的至少一部分的上方的该第一介电质层中具有 第一开口，该第一开口具有稠密化的侧壁(densified sidewalls)。
附图说明
本发明可藉由参考以下说明以及所附的图式(出现在个别的参考数 字的最左方的有效数字标示第一个数字)而了解，其中：
第1至8图根据本发明的不同实施例，例式说明单一金属镶嵌铜互连 处工艺流程；
第9图根据本发明的不同实施例，例式说明铜互连处的多层；
第10图根据本发明的不同实施例，例式说明半导体装置的连接源极 /漏极区域的铜互连处；
第11至18图根据本发明的不同实施例，例式说明双金属镶嵌铜互连 处工艺流程；
第19图根据本发明的不同实施例，例式说明铜互连处的多层；以及
第20图根据本发明的不同实施例，例式说明半导体装置的连接源极 /漏极区域的铜互连处。
虽然本发明易于具有不同的修改与替代的型式，但藉由图式中的范 例与本文中详细的说明，已揭示本发明的具体实施例。然而，应了解本 文中具体实施例的详细说明并非限制本发明至已揭示的特定型 式，相反地，本发明涵盖由所申请的专利范围界定的落于本发明的精 神与范畴内的所有修改、等效与替代。

以下将说明本发明的实施例。为了清楚起见，在此说明书中并非 于实际实现的所有特征皆予以说明。当然可理解于任何这样的实际实 施例的发展中，必须决定数目众多的特定实现以达成发展者的特定目 标，如与系统相关以及业务相关的限制的折衷，这将因不同的实现而 异。再者，应理解这样的发展努力可能是复杂且耗时的，不过，对从 本文中获益的熟习本技术领域的一般技术人士而言将是例行的作业。
图1至图20显示根据本发明用于制造半导体装置的方法的实施例。 虽然在图式中绘出的半导体装置的不同区域与结构具有非常精确、清 楚的结构与外形，但熟习本技术领域的技术人士知道实际上这些区域 与结构不是如同图式中所指出的一样精确。然而，包括所附的图式以 提供本发明的说明实例。
一般而言，本发明是针对半导体装置的制造。于完整地读过本发 明，本发明的方法可适用至不同的技术(例如，N-信道金属氧化物半导 体、P-信道金属氧化物半导体、互补型金属氧化物半导体等)以及立即 地可适用至不同的装置(包括，但并非限制至逻辑装置、内存装置等) 对熟习本技术领域的技术人士将是显而易见的。
如图1所示，可在结构100(如半导体基板)的上方形成第一介电质层 120与第一导电结构140(如经由连接的铜内金属)。然而，本发明并非限 制至于半导体基板(例如硅晶圆)的表面的上方形成以铜为主的互连处。 相反地，于完整地读过本发明，根据本发明而形成的以铜为主的互连 处可形成在先前形成的半导体装置及/或工艺层(例如，晶体管或其它类 似的结构)对熟习本技术领域的技术人士将是显而易见的。事实上，可 使用本发明以在先前形成的工艺层的上面形成工艺层。结构100可以是 半导体材料的底层，如硅基板或晶圆，或者可以是半导体装置的底层(例 如，参见第10图)，如金属氧化物半导体场效晶体管(MOSFETs)等，及/ 或金属互连层(例如，参见第9图)及/或层间介电质层(ILD)等。
如图1至8图所示，根据本发明的不同的实施例，在单一金属镶嵌 铜工艺流程中，邻近第一导电结构140，在结构100的上方形成第一介 电质层120。在第一介电质层120(其形成在结构100的上方并且邻近第一 导电结构140)的上方形成蚀刻停止层110(简言的，一般为氮化硅，Si3N4 或SiN)。在蚀刻停止层110的上方形成第二介电质层130。在第二介电 质层130的上方形成图案化光罩150。若有需要，使用化学机械平坦化 工艺以平坦化第二介电质层130。介于第二介电质层130与图案化光罩 150之间，第二介电质层130具有硬屏蔽层160(一般也为SiN)形成以及图 案化于其上。例如，使用图案化光罩150可图案化硬屏蔽层160。
可从不同的具有低介电质常数(lowK，K小于或等于大约4)的介电 质材料形成第一介电质层120与第二介电质层130。可由不同的已知技 术以形成具有低介电质常数的第一介电质层120与第二介电质层130， 如化学蒸气沉积(CVD)工艺、低压化学蒸气沉积(LPCVD)工艺、电浆强 化化学蒸气沉积(PECVD)工艺、溅镀工艺、物理蒸气沉积(PVD)工艺、 旋转涂布工艺(如旋转玻璃工艺)等，例如每一层的厚度范围大约从100 微至500微米(1000埃至5000埃)。
可从不同的具有低介电质常数(lowK)的介电质材料形成第一介电 质层120与第二介电质层130，其中K小于或等于大约4。实例包括 Applied Material′s Black Diamond、Novellus′Coral、Allied Signal′s Nanoglass、JSR′s LKD5104等。于一实施例中，具有低介电质常数(low K)的第一介电质层120与第二介电质层130各包含Applied Material′s Black Diamond，各具有厚度大约5000埃，各藉由电浆强化化学蒸气沉 积(PECVD)工艺以地毯式沉积(blanket-deposited)形成。
如第2图所示，接着藉由使用图案化光罩150、蚀刻停止层110与硬 屏蔽层160(图1至图2)、以及光微影术以形成金属化图案。例如，用于 导电金属线、接触孔、通路等的开口(如形成在第一导电结构140的至少 一部分的上方的开口或凹槽220)被蚀刻至第二介电质层130(第2图)。可 使用不同的已知非各向同性蚀刻技术(如使用溴化氢(HBr)以及氩(Ar) 作为蚀刻气体的反应离子蚀刻(reactive ion etching，RIE)工艺)形成开口 220。或者，例如，可使用以CHF 3以及Ar作为蚀刻气体的反应离子蚀 刻工艺。于不同实施例中，也可使用电浆蚀刻。可停止蚀刻于蚀刻停 止层110。
如第3图所示，例如使用控制的光阻修整以修整图案化光罩150而 形成修整的光罩350。例如，使用氧分子气相清除法(ashing)可修整图案 化光罩150。藉由该气相清除法可修整图案化光罩150大约10微米至50 微米(100埃至500埃)。
如第4图所示，稠密化植入400(以箭号标示)可被植入至具有低介电 质常数(lowK)的第一介电质层120与第二介电质层130以在具有低介电 质常数(lowK)的第一介电质层120与第二介电质层130中形成邻近开口 220的个别的稠密化区域420与430。若第一导电结构140在开口220的中 央，在具有低介电质常数的第一介电质层120中的稠密化区域420是对 称的。稠密化植入400增加开口220的侧壁440以及底部区域450的密度 大约5至50％，因此强化开口220的侧壁440以及底部区域450。于不同的 实施例中，稠密化区域420与430可藉由植入稠密化的硅剂量、二氧化 硅剂量、锗剂量等而形成。稠密化植入400的稠密化的剂量范围介于5.0 ×1013至2.0×1015ions/cm2，植入能量范围介于约5至50keV。稠密化 区域420与430可受制于快速热回火工艺(RTA)，其执行于温度范围约 400至1000℃，时间范围大约5至60秒。快速热回火工艺可活化稠密植 入400并且强化稠密化工艺。
如第5图所示，接着剥离修剪的光罩350以及硬屏蔽层160，在第一 导电结构140上方移除蚀刻停止层，以及使用气相沉积(第5图)在整个表 面施加薄屏障金属层525A与铜晶种层525B。屏障金属层525A与铜晶种 层525B以地毯式沉积于第二介电质层130的整个上表面，如同开口220 的侧壁440以及底部区域450、以及第一导电结构140，藉以形成导电的 表面535，如第5图所示。
屏障金属层525A可以至少一层屏障金属材料(如钽或氮化钽等)形 成。例如，屏障金属层525A也可以氮化钛、钨化钛、氮化钨化钛(nitrided titanium-tungsten)、或者其它合适的屏障材料形成。例如，铜晶种层525B 可藉由物理蒸气沉积(PVD)或化学蒸气沉积(CVD)而形成在一或多层 屏障金属层525A的上面。
铜凹槽填充的整体经常使用电镀技术完成，于其中导电表面535以 机械式箝制至电极(未显示)以建立电连接，并且接着结构100浸入含有 铜离子(copper ion)的电解质溶液中。电流接着通过晶圆-电解质系统以 导致在导电表面535铜的减少与铜的沉积。此外，晶圆-电解质系统的交 流电流偏差已被视为自平面化(self-planarizing)沉积的铜膜的方法，类 似用于高密度电浆(HDP)原硅酸乙酯(TEOS)介电质沉积的沉积--蚀刻 循环。
如第6图所示，此工艺一般产生横越整个导电表面535的大致上一 致的铜640的均匀镀膜。如第7图所示，一旦沉积足够厚度的铜640层， 使用化学机械抛光技术以平坦化该铜640层。使用化学机械抛光技术的 平坦化从第二介电质层130的整个上表面530清除所有的铜与屏障金 属，仅在金属结构(如铜填充凹槽)中留下铜640，形成铜互连处745，其 个别地相邻于一或多层屏障金属层525A与铜晶种层525B(第5与6图)的 残留部分725A与725B，如第7图所示。
如第7图所示，铜互连处745可藉由退火铜640(其相邻于一或多层屏 障金属层525A与铜晶种层525B(第5与6图)的残留部分725A与725B)至 第一导电结构140而形成。可在传统的熔炉管中执行退火工艺，温度范 围约100至500℃，时间约10至180分钟，在含氮的环境，其至少包括氮 (N2)、氢(H2)、氩(Ar)、氨(NH3)等至少其中之一。或者，退火工艺可以 是快速热退火(RTA)工艺，执行于温度范围约100至500℃，时间范围约 10至180秒，在含氮的环境，其至少包括氮(N2)、氢(H2)、氩(Ar)等至少 其中之一。
如第8图所示，若有需要，可使用化学机械抛光技术平面化具有低 介电质常数的第二介电质层130。平面化会留下邻近铜互连处745以及 在蚀刻停止层110的上方的已平面化具有低介电质常数的第二介电质 层130，并形成铜互连层800。铜互连层800可包括形成在第二介电质层 130的上方以及铜互连处745的至少一部分的上方而且已图案化的蚀刻 停止层820(也为“硬屏蔽”并且，简言的，一般以氮化硅Si3N4或SiN形 成)。
如第9图所示，相对于铜互连层900，铜互连层800可以是在下方的 结构层(类似于结构100)。铜互连层900可包括铜填充凹槽940与相邻于 个别地已平面化具有低介电质常数的介电质层935以及925的个别的稠 密化区域945以及930的内金属通路连接910。内金属通路连接910可以 是类似于第一铜结构140的铜结构，并且内金属通路连接910可以类似 于以上说明的关于铜互连处745(第7图)的形成的方式以退火至铜填充 凹槽940。铜互连层900也可包括形成在个别地已平坦化的具有低介电 质常数的介电质层925及/或935的上方而且已图案化的蚀刻停止层820 蚀刻停止层820及/或蚀刻停止层915及/或蚀刻停止层920(也为“硬屏 蔽”并且，简言的，一般以氮化硅Si3N4或SiN形成)。
如图10所示，相对于铜互连层1000，金属氧化物半导体晶体管1010 可以是在下方的结构层(类似于结构100)。铜互连层1000可包括相邻于 已平坦化的具有低介电质常数的介电质层1040的稠密化区域1050的铜 填充凹槽1020与铜内金属通路连接1030。铜内金属通路连接1030可以 是类似于第一铜结构140的铜结构，并且内金属通路连接1030可以类似 于以上说明的关于铜互连处745(第7图)的形成的方式以退火至第二铜 结构1020。
如图11所示，第一介电质层1105与第一导电结构1125(如铜内金属 通路连接)可形成在结构1100(如半导体基板)的上方。然而，本发明并 未限制至在半导体基板(例如硅晶圆)的表面的上方形成以铜为主的互 连处。相对地，根据本发明所形成的以铜为主的互连处可形成在先前 形成的半导体装置及/或工艺层(如晶体管或其它类似的结构)，此对完 整地读过本文所揭示的内容的熟习本技术领域的技术人士而言是显而 易见的。事实上，可使用本发明以形成在先前所形成的工艺层的上面 的工艺层。结构1100可以是半导体材料的底层(如硅基板或晶圆)，或者 可以是半导体装置(如金属氧化物半导体场效晶体管(MOSFETs)的层) 的底层(例如，如第20图所示)等，及/或金属互连层(例如，如图所示) 及/或内层介电质层(ILD)等。
根据本发明的不同的实施例，如图11至图18所示，于双金属镶嵌 铜工艺流程中，在第一介电质层1105的上方与第一导电结构1125的上 方形成第二介电质层1120。在第二介电质层1120的上方形成第三介电 质层1130。形成图案化光罩1150在第三介电质层1130的上方。在介于 第一介电质层1105与第二介电质层1120之间，第一介电质层1105具有 蚀刻停止层(ESL)1110(也为“硬屏蔽”并且，简言的，一般以氮化硅Si3N4 或SiN形成)形成并且图案化于其上。类似地，在介于第二介电质层1120 与第三介电质层1130之间，第二介电质层1120具有蚀刻停止层1115(一 般以氮化硅SiN形成)形成并且图案化于其上。
以下将更详细的说明并结合图12，第一蚀刻停止层1110与第二蚀 刻停止层1115界定形成于双金属镶嵌铜工艺流程中的铜互连处的较低 (通路)部分。若有需要，使用化学机械平坦化技术可平坦化第三介电质 层1130。在介于第三介电质层1130与图案化光罩1150之间，第三介电 质层1130具有硬屏蔽层1160(一般也为氮化硅SiN)形成并且图案化于其 上。
可自不同的具有低介电质常数(介电质常数小于或等于大约4)的介 电质材料形成第一、二、三介电质层1105，1120与1130。可以不同的已 知技术形成具有低介电质常数的第一、二、三介电质层1105，1120与 1130，如化学蒸气沉积(CVD)工艺、低压化学蒸气沉积(LPCVD)工艺、 电浆强化化学蒸气沉积(PECVD)工艺、溅镀工艺、物理蒸气沉积(PVD) 工艺、旋转涂布工艺(如旋转玻璃工艺)等，例如每一层的厚度范围大约 可从100微至500微米(1000埃至5000埃)。
可从不同的具有低介电质常数(lowK)的介电质材料形成第一、二、 三介电质层1105，1120与1130，其中K小于或等于大约4。实例包括 Applied Material′s Black Diamond、Novellus′Coral、Allied Signal′s Nanoglass、JSR′s LKD5104等。于一实施例中，具有低介电质常数(low K)的第一、二、三介电质层1105，1120与1130各包含Applied Material′s Black Diamond，各具有厚度大约5000埃，各藉由电浆强化化学蒸气沉 积(PECVD)工艺以地毯式沉积(blanket-deposited)形成。
如图12所示，接着藉由使用图案化光罩1150、蚀刻停止层1110与 硬屏蔽层1115与1160(图11至图12)、以及光微影术以形成金属化图案。 例如，用于导电金属线、接触孔、通路等的第一与第二开口(如通路1220 与凹槽1230)被个别地蚀刻至第二介电质层1120与第三介电质层 1130(图12)。例如，可使用不同的已知非各向同性蚀刻技术(如使用溴 化氢(HBr)以及氩(Ar)作为蚀刻气体的反应离子蚀刻(RIE)工艺)形成第 一开口1220与第二开口1230。或者，例如，可使用以CHF 3以及Ar作为 蚀刻气体的反应离子蚀刻工艺。于不同实施例中，也可使用电浆蚀刻。 可停止蚀刻于蚀刻停止层110。
如图13所示，例如使用控制的光阻修整以修整图案化光罩1150， 而形成修整的光罩1350。例如，使用氧分子气相清除法(molecular oxygen ashing)可修整图案化光罩1150。藉由该气相清除法可修整图案 化光罩1150大约100埃至500埃。
如图14所示，稠密化植入1400(以箭号标示)可被植入至具有低介电 质常数(lowK)的第二介电质层1120与第三介电质层1130以在个别地邻 近开口1220与1230的具有低介电质常数(lowK)的第二介电质层1120与 第三介电质层1130中形成个别的稠密化区域1420与1430。若开口1220 在开口1230的中央，则在具有低介电质常数的第二介电质层1120中的 稠密化区域1420当然是对称的。稠密化植入1400增加开口1220与1230 的侧壁1440以及底部区域1450的密度大约5至50％，因此强化开口1220 与1230的侧壁1440以及底部区域1450。于不同的实施例中，稠密化区 域1420与1430可藉由植入稠密化的硅剂量、二氧化硅剂量、锗剂量等 而形成。稠密化植入1400的稠密化的剂量范围介于5.0×1013至2.0× 1015ions/cm2，植入能量范围介于约5至50keV。稠密化区域1420与1430 可受制于快速热回火工艺(RTA)，其执行于温度范围约400至1000℃， 时间范围大约5至60秒。快速热回火工艺可活化密度植入1400并且强化 稠密化工艺。
如图15所示，接着剥离修剪的光罩1350以及硬屏蔽层1160，在第 一导电结构1125的上方移除蚀刻停止层1110，以及使用气相沉积(图15) 在整个表面施加薄屏障金属层1525A与铜晶种层1525B。屏障金属层 1525A与铜晶种层1525B以地毯式沉积于第三介电质层1130的整个上 表面1530，如同第一开口1220与第二开口1230的侧壁1440以及底部区 域1450、以及第一导电结构1125，藉以形成导电的表面1535，如图15 所示。
屏障金属层1525A可以至少一层屏障金属材料(如钽或氮化钽等) 形成。例如，屏障金属层1525A也可以氮化钛、钨化钛、氮化钨化钛、 或者其它合适的屏障材料形成。例如，铜晶种层1525B可藉由物理蒸气 沉积(PVD)或化学蒸气沉积(CVD)而形成在一或多层屏障金属层1525A 的上面。
铜凹槽填充的整体经常使用电镀技术完成，于其中导电表面1535 以机械式箝制至电极(未显示)以建立电连接，并且接着结构1100浸入含 有铜离子的电解质溶液中。电流接着通过晶圆-电解质系统以导致在导 电表面1535铜的减少与铜的沉积。此外，晶圆-电解质系统的交流电流 偏差已被视为自平面化(self-planarizing)沉积的铜膜的方法，类似用于 高密度电浆(HDP)原硅酸乙酯(TEOS)介电质沉积的沉积-蚀刻循环。
如图16所示，此工艺一般产生横越整个导电表面1535的大致上一 致的铜1640的均匀镀膜。如图17所示，一旦沉积足够厚度的铜1640层， 使用化学机械抛光技术以平坦化该铜1640层。使用化学机械抛光技术 的平坦化从第三介电质层1130的整个上表面1530清除所有的铜与屏障 金属，仅在金属结构(如铜填充凹槽与通路)中留下铜1640，形成铜互连 处1745，其个别地相邻于一或多层屏障金属层1525A与铜晶种层 1525B(图15与图16)的残留部分1725A与1725B，如图17所示。
如图17所示，铜互连处1745可藉由退火铜1640(其相邻于一或多层 屏障金属层1525A与铜晶种层1525B(图15与图16)的残留部分1725A与 1725B)至第一导电结构1125而形成。可在传统的熔炉管中执行退火工 艺，温度范围约100至500℃，时间范围约10至180分钟，在含氮的环境， 其至少包括氮(N2)、氢(H2)、氩(Ar)、氨(NH3)等至少其中之一。或者， 退火工艺可以是快速热退火(RTA)工艺，执行于温度范围约100至500 ℃，时间范围约10至180秒，在含氮的环境，其至少包括氮(N2)、氢(H2)、 氩(Ar)等至少其中之一。
如图18所示，若有需要，可使用化学机械抛光技术平面化具有低 介电质常数的第三介电质层1130。平面化会留下邻近铜互连处1745以 及在蚀刻停止层1115的上方的已平面化具有低介电质常数的第三介电 质层1130，并形成部分的铜互连层1800。铜互连层1800可包括个别地 相邻于第二介电质层1120与第三介电质层1130的个别的稠密化区域 1420与1430的铜互连处1745。铜互连层1800可包括第一蚀刻停止层 1110。如图18所示，铜互连层1800可包括蚀刻停止层1820(也为“硬屏 蔽”并且，简言的，一般以氮化硅Si3N4或SiN形成)形成并且图案化于 第三介电质层1130的上方以及铜互连处1745的至少一部分的上方。
如图19所示，相对于铜互连层1900，铜互连层1800可以是在下方 的结构层(类似于结构1100)。于不同的实施例中，铜互连层1900可包括 相邻于已平面化具有低介电质常数的介电质层1935的稠密化区域1945 的铜填充凹槽1940；相邻于已平面化具有低介电质常数的介电质层 1925的稠密化区域1930的内金属通路连接1910；以及介于具有低介电 质常数的介电质层1935与1925之间的蚀刻停止层1915。内金属通路连 接1910可以是类似于第一铜结构1125的铜结构，并且内金属通路连接 1910可以类似于以上说明的关于铜互连处745(第7图)的形成的方式以 退火至铜填充凹槽1940。铜互连层1900也可包括形成在已平坦化的具 有低介电质常数的介电质层1935的上方及铜填充凹槽1940的至少一部 分的上方而且已图案化的蚀刻停止层1820及/或蚀刻停止层920。
于不同交替的实施例中，铜互连层1900可类似于铜互连层1800， 铜互连层1900具有位于其中的铜互连处(未显示)，例如该铜互连处类似 于铜互连处1745(图17至图18)。位于铜互连层1900中的铜互连处可以类 似于以上说明的关于铜互连处1745(图17)的形成的方式以退火至位于 铜互连层1800中的铜互连处1745。
如第20图所示，相对于铜互连层2000，金属氧化物半导体晶体管 2010可以是在下方的结构层(类似于结构1100)。铜互连层2000可包括相 邻于已平坦化的具有低介电质常数的介电质层2040的稠密化区域2050 的铜填充凹槽与通路2020。铜填充凹槽与通路2020可以类似于以上说 明的关于铜互连处1745(图17)的形成的方式以退火至在下方的导电结 构(如金属氧化物半导体晶体管2010的源极/漏极区域2015)。
根据本发明的不同的实施例，如图11至图18所示，于双金属镶嵌 铜工艺流程中，在形成屏障金属层与铜晶种层之前以及铜凹槽填充之 前，藉由蚀刻更复杂的图案，以结合内金属通路连接形成以及铜凹槽 填充形成。持续凹槽蚀刻直到通孔(如图12中的第一开口1220)已被蚀刻 出来。根据本发明的不同的实施例，如第13至18图所示，于双金属镶 嵌铜工艺流程中的其它部分基本上与根据本发明的不同的实施例的对 应的单一金属镶嵌铜工艺流程(如第3至8图所示)是相同的。然而，整体 而言，根据本发明的不同的实施例的双金属镶嵌铜工艺流程明显地减 少工艺的步骤并且是达成铜金属化的较佳方法。
任何以上揭示的实施例的形成铜互连处的方法致能铜互连处的形 成，其使用现有的金属镶嵌技术并结合稠密化的具有低介电质常数的 介电质材料(相较于一般用在现有的金属镶嵌技术的现有的具有低介电 质常数的介电常数材料则更为强韧)。在现有的金属镶嵌技术的蚀刻与 接续的工艺步骤期间，相较于现有的具有低介电质常数的介电常数材 料，稠密化的具有低介电质常数的介电质材料则非常少受到损坏。藉 由在邻近铜互连处形成稠密化的具有低介电质常数的介电质材料，使 用具有低介电质常数的介电质材料以降低相邻的铜互连处之间的电容 与电阻电容延迟的所有优点可被维持，而没有在现有的金属镶嵌工艺 期间使用现有的未稠密化的具有低介电质常数的介电常数材料的任何 困难。
以上揭示的特定实施例仅为例式说明，因为本发明可被修改及以 不同但等效的方式实施，此对从本文教示获益的熟习本技术领域之一 般技术人士而言是显而易见的。此外，除了在以下的申请专利范围的 说明，并未限制于本文中揭示的结构或设计的细节。因此以上揭示的 特定实施例可被改变或修改是明显的，并且所有的这些变化视为在本 发明的范畴与精神之内。特别是，本文中揭示的每一个值的范围(“大 约从a至b”的型式，或者，相等地，“约从a至b)，或者，相等地， “约a-b”)应理解为参考至值的个别范围的幂集(power set)(所有子集合 的集合)，也即Georg Cantor方法。因此，本发明所寻求的专利保护如 同以下提出的申请专利范围。