本发明一般涉及到用来将半导体芯片互连到印刷电路板的电子封装件，确切地说是涉及到包括诸如烯丙基化表面层的高密度互连层的有机多层互连结构。

诸如芯片载体之类的有机衬底已经和继续被开发用于许多方面。有机衬底由于成本低且电学性能好而被寄以希望在许多芯片载体应用中代替陶瓷衬底。诸如电子封装件中的用来将半导体芯片互连到印刷电路板的有机芯片载体之类的有机衬底，可以具有表面重新分配层，用来将来自芯片的电信号重新分配到更大的区域，致使芯片能够与印刷电路板形成适当的接口。
随着半导体芯片输入/输出(I/O)的数目增加到超过外围引线器件的容量，以及随着对半导体芯片与印刷电路板小型化的需求的增加，为了在半导体芯片与有机芯片载体之间，以及在有机芯片载体与印刷电路板之间形成大量连接，区域阵列互连将是最佳的方法。若半导体芯片、有机芯片载体和印刷电路板的热膨胀系数(CTE)彼此明显不同，则在热循环操作过程中，有机芯片载体的工业标准半导体芯片阵列互连可能承受大的应力。同样，有机芯片载体与印刷电路板之间的工业标准球栅阵列(BGA)在操作过程中也可以承受大的应力。于是，由于连接的失效或甚至半导体芯片完整性的失效(芯片破裂)而使重要的可靠性考虑变得明显。这些可靠性考虑明显地阻碍了设计灵活性。例如，可以限制半导体芯片的尺寸，或为了减小这些应力而必需将互连的尺寸、形状和间隔定制得超过工业标准。这些限制可能限制有机电子封装件的电学性能优点或明显增大电子封装件的成本。通常，半导体芯片的CTE为2-3ppm/℃，而标准印刷电路板的CTE比17-20ppm/℃大得多。
特别的可靠性考虑是，在有机衬底与半导体芯片之间形成界面的表面重新分配层可能对有机衬底和与之焊接耦合的芯片一起的热循环引起的应力很敏感。这种应力来自表面重新分配层与有机衬底其它部分之间的CTE差异。表面重新分配层承受这种应力的能力，取决于表面重新分配层的机械性质。若重新分配层不能适应热应力，则表面重新分配层容易损坏，例如破裂，这能够引起有机芯片载体与半导体芯片之间，以及有机芯片载体与印刷电路板之间的互连的失效。于是，希望表面重新分配层包括一种具有使重新分配层在热循环操作过程中能够可靠地保持其结构完整性的热学性质和机械性质的材料。

本发明提供了一种多层互连结构，它包含：包括相反的第一和第二表面的导热层；分别位于导热层相反的第一和第二表面上的第一和第二介电层；分别位于所述第一和第二介电层上的多个第一和第二导电元件；所述第一介电层中的第一导电层；所述第一介电层中且位于所述第一导电层与所述导热层之间的第二导电层，其中所述第二导电层包含多个第一屏蔽信号导体；通过电连接到所述多个第一导电元件中的至少一个元件、电连接到至少一个所述多个第一屏蔽信号导体、以及电连接到所述多个第二导电元件中的至少一个元件的多层互连结构的电镀通孔；以及位于所述第一介电层和部分所述多个第一导电元件上的第三介电层，所述第三介电层覆盖所述电镀通孔，且其中所述第三介电层包括用来提供从第一电子器件到多个第一屏蔽信号导体的电路的第一高密度互连层。
本发明提供了一种制造多层互连结构的方法，它包含下列步骤：
提供包括相反的第一和第二表面的导热层；在所述导热层的所述相反的第一和第二表面上，分别制作第一和第二介电层；在所述第一和第二介电层上，分别制作多个第一和第二导电元件；制作所述第一介电层中的第一导电层；制作所述第一介电层中且位于所述第一导电层与所述导热层之间的第二导电层，其中所述第二导电层包含多个第一屏蔽信号导体；制作通过电连接到所述多个第一导电元件中的至少一个元件、电连接到至少一个所述多个第一屏蔽信号导体、以及电连接到所述多个第二导电元件中的至少一个元件的多层互连结构的电镀通孔；以及在所述第一介电层和部分所述多个第一导电元件上，制作第三介电层，所述第三介电层覆盖所述电镀通孔，且其中所述第三介电层包括用来提供从第一电子器件到多个第一屏蔽信号导体的电路的第一高密度互连层。
本发明的优点是，在表面重新分配层中使用了热循环操作过程中可靠地保持其结构完整性并且特别是满足热验收实验(TAT)的严格标准的材料，下面将加以描述。
本发明的优点是，具有用来提供从多层互连结构到外部电子器件的直接电路的高密度互连层。
本发明的优点是，在表面高密度互连层中使用了不包括在热循环过程中能够蒸发的物质的材料，其中这种蒸发可能引起重新分配层收缩。
本发明的优点是，提供了具有本身粗糙的暴露表面的高密度互连层。由于表面粗糙度方便了导电金属在表面上随后的淀积，故避免了用来产生表面粗糙度的额外的工艺步骤。
附图说明
图1是根据本发明最佳实施例的电子封装件的正面剖面图，此封装件包括装配到多层互连结构的半导体芯片以及装配到电路化衬底的多层互连结构。
图2是工艺流程图，示出了根据本发明最佳实施例制造图1的电子封装件的方法。
图3示出了根据本发明最佳实施例的树脂涂敷的金属的正面剖面图，它包含在金属箔上具有烯丙基化聚苯醚(APPE)的介电树脂。
图4用与APPE成界面的金属箔表面的变焦图示出了图3。
图5示出了树脂涂敷的金属的正面剖面图，它包含在金属箔上具有APPE的介电树脂。
图6示出了电子结构，它包含：图3的树脂涂敷的金属、图5的树脂涂敷的金属、以及图1的部分多层互连结构。
图7示出了电子结构已被加压之后以及树脂涂敷的金属的金属箔已经被清除之后的图6。

本发明提供了一种电子封装件，它包括多层互连结构(例如诸如有机芯片载体之类的包含有机介电材料的衬底)和半导体芯片，此多层互连结构比较柔顺并具有约为10-12ppm/℃的热膨胀系数(CTE)，不会引起半导体芯片和能够装配封装件的印刷电路板之间的互连的失效。如本发明实施例那样，此多层互连结构可以由单层组成。诸如焊料互连之类的互连的失效被定义为：由于承受热验收实验(TAT)的每个测试(即测试等级)而使互连的电阻增大至少1欧姆，其中在各个TAT测试下，互连被实际测试，或经受工程计算或计算机模拟，若实际经历了各个TAT测试，根据采用的工程标准和方法来确定互连是否经历了所述电阻的至少1欧姆的增大。TAT之前的互连电阻被用作计算各个TAT测试之后的电阻的所述增大的参考数值。互连的合格被定义为没有失效。热验收实验包括下列4个测试等级：空气-空气测试、湿热冲击测试、热循环测试和功率循环测试。
空气-空气测试是联合电子器件工程委员会(JEDEC)测试方法A104-A，条件G，它包括将具有一个附着芯片的有机衬底浸入-40℃的空气中，直至有机衬底和附着的芯片二者完全处于-40℃(通常为10分钟)，随之以浸入125℃的另一个空气浴中，直至有机衬底和附着的芯片二者完全处于125℃(通常为10分钟)，总共做1000次。
湿热冲击测试是JEDEC测试方法A106-A，它包括将具有一个附着芯片的有机衬底浸入-40℃的液浴中，直至有机衬底和附着的芯片二者完全处于-40℃(通常为10分钟)，随之以浸入125℃的另一个液浴中，直至有机衬底和附着的芯片二者完全处于125℃(通常为10分钟)，总共做100次。
热循环测试使整个装置(具有附着的芯片和附着的电路板的有机衬底)在使空气从0℃到100℃循环的空气工作室中循环3600次，其中各保持0℃和100℃的工作室极端温度，直至整个装置达到均匀的稳态温度。
功率循环测试使整个装置(具有附着的芯片和附着的电路板的有机衬底)从25℃(亦即室温)到125℃循环3600次。在加热期间，芯片被加电并作为整个装置的热源。当芯片处于125℃，并随后在整个装置上具有用来逼真模拟实际场操作过程中可能出现的温度分布的温度分布时，就出现循环的高温度端。
参照图1，示出了本发明的电子封装件10的一个实施例的局部垂直剖面图。电子封装件10包括诸如具有第一表面14的半导体芯片12之类的电子器件，第一表面上包括多个接触部件16。多个接触部件16最好是各自耦合到芯片第一表面14上的各个接触(未示出)的控制熔塌芯片连接(C4)焊料球。能够用于本发明的其他接触部件形状是柱状物和圆柱。C4焊料球由最好具有大约97％的铅和大约3％的锡的组分和熔点大约为310℃的焊料材料组成。电子封装件包括适合于利用最好是诸如球栅阵列(BGA)焊料球之类的焊料球的多个第一焊料连接，将半导体芯片12电互连到诸如电路化衬底100(例如印刷电路板)之类的电子器件的多层互连结构18，最好是有机芯片载体。多层互连结构18(下面将详细描述)包括分别具有相反的第一和第二表面24和26的导热层22。可以包括子层29、39、30、31和32的第一介电层28位于第一相反表面24上。可以包括子层35、41、36、37和38的第二介电层34位于第二相反表面26上。第一介电层28的层29、30和32以及第二介电层34的层35、36和38由最好填充有特殊材料的有机聚合材料构成。这些介电层的介电常数最好是大约1.5-3.5，大约2-3更好。填充的介电层的厚度可以根据多层互连结构18的所希望的设计性能特性而改变，如果设计性能要求这样确定的话，所述这些厚度可以大约相等。各个介电层28和34的厚度最好为大约0.001英寸(1密耳)到大约9密耳。重要的是，介电层28和34的介电材料不含有常规织造的玻璃纤维。不存在织造的玻璃纤维使通孔能够紧密间隔。确实可以获得小于100密耳，最好是小于50密耳但更好是大约25密耳以及最好是小于10密耳的通孔中心之间的间隔，而在相邻的导电通孔之间没有电短路。颗粒填料的直径最好小于大约10微米，大约5-8微米更好。颗粒填料最好为大约30-70％重量比，大约40-60％重量比更好。颗粒填料最好是氧化硅。介电层的适当材料包括例如氰酸盐酯和聚四氟乙烯。填充氧化硅的适合的聚四氟乙烯HT2800可以从Rogers Corporation(Rogers，Connecticut)购得。第一介电层28也可以包括介电层30与32之间的用作电源和/或接地连接的第一导电层31。第二介电层34也可以包括介电层36与38之间的用作电源和/或接地连接的第三导电层37。第一介电层28和第二介电层34还可以分别包括第二和第四导电层39和41。导电层39和41最好是信号载运导体。第二导电层39位于第一导电层31和导热层22之间。第四导电层41位于第三导电层37和导热层22之间。导电层31、37、39和41可以由诸如铜或铝之类的适当的金属(最好是铜)构成，其厚度可以是大约0.20-1.0密耳，最好是大约0.50密耳。本发明的一种情况是，各个信号载运层39和41在各个侧上被导电层屏蔽，这明显地降低了信号噪声。信号载运层39被导电层31和22屏蔽，而信号载运层41被导电层37和22屏蔽。
多个第一导电元件40位于第一介电层28上，而多个第二导电元件42位于第二介电层34上。这些导电元件40和42最好由金属构成，最佳的金属是铜。多个第一和第二导电元件40和42的厚度可以各在大约0.25-1.5密耳的范围内。位于多个第一微通孔55上并与多个第一导电元件40电接触的多个第一焊料连接47，被电连接到半导体芯片12上的各个多个导电元件16。多个第一微通孔55是其内壁制作在第三介电层46中的至少暴露部分多个第一导电元件40的多个第一窗口。各个多个第一窗口包括位于多个第一窗口的内壁上和部分选定的多个第一导电元件40上的最好是铜的导电材料层45。多个第一焊料连接47由低熔点焊料(熔点低于大约230℃)，最好是由大约63％的铅和大约37％的锡组成的低共熔焊料组成。
导热层22由具有选定的厚度和热膨胀系数的材料构成，以便基本上防止多个第一导电元件40与半导体芯片12之间的多个第一焊料连接47的失效。导热元件(或层)22可以是由镍、铜、钼或铁组成的适当的金属。导热层22最好还用作接地片。最佳的导热层22(其CTE接近0，最好在大约4-8ppm/℃之间)是由第一层铜、第二层由大约34％-38％的镍(最好是大约36％的镍)和大约62％-66％的铁(最好是大约63％的铁)组成的合金、以及第三层铜构成的三层结构。导热层22的总CTE(即空间平均的CTE)为大约4-8ppm/℃。导热层22的厚度的大约72-80％最好是镍-铁合金，而导热层22的厚度的大约20-28％最好是铜。可以从Texas Instruments Incorporated(Attleboro，Massachusetts)购得适合的36％镍-63％铁合金。作为变通，导热层22可以仅仅由诸如大约36％镍-63％铁合金之类的单个合金组成。导热层22的厚度最好仅仅为大约1密耳到大约3密耳。导热层22的厚度和材料选择将决定导热层22的CTE，且重要的是，当与此处确定的其他元素共同使用时，能够被用来控制多层互连结构18的总CTE。当CTE约为10-12ppm/℃时，获得了明显的优点。实现了电子封装件10的多个第一焊料连接47上的应变控制，并在电子封装件10(当装配到电路化衬底并场操作时)的工作过程中避免了高应变的局部区域。从而明显地降低了CTE约为2-3ppm/℃的半导体芯片12与CTE约为17-20ppm/℃的电路化衬底100之间的总应变幅度。为了防止多层互连结构18与半导体芯片12之间以及电路化衬底100与多层互连结构18之间的多层互连结构18中的互连的失效，多层互连结构18的总CTE与半导体芯片12的CTE之间的差异，应该在电路化衬底100的CTE与半导体芯片12的CTE之间的差异的大约40-70％之间(最好在大约40-60％之间)。为了控制多层互连结构18的CTE以防止上述互连的失效，要指出的是，多层互连结构18的总CTE依赖于导热层22的CTE和厚度二者。因此，导热层22的CTE最好在多层互连结构18的总CTE的大约1/3-2/3之间(取决于导热层22的厚度)。
第一介电层28的层29、30、32以及第二介电层34的层35、36、38最好由有效模量约为每平方英寸1-50万磅(psi)，最好是有效模量约为3-10万磅的填充的有机聚合材料构成。层29、30、32、35、36和38的介电材料包括能够在应力下弹性形变而且若经受足够的应力则能够弹性-塑性形变的材料。有效模量被定义为正割模量，后者又定义为张应力对弹性-塑性应力-应变材料测试应力响应曲线的总应变的关系(见例如A.Blake，″Practical Stress Analysis in EngineeringDesign″，Marcel Dekker：270 Madison Ave.，New York，NY 10016，1982)。使用具有1-50万psi范围内的室温下测得的实测拉伸正割模量，而测试在10-30℃的温度下进行时应变比率在0.01-0.6/min之间的介电材料，是有用的。当第一和第二介电层28和34分别由具有这一有效模量的材料组成时，多层互连结构比较柔顺，大大减小了电子封装件工作过程中的弯曲。降低了CTE的导热层与柔顺介电层(工作过程中)的这一独特的组合，确保了防止半导体芯片12与多层互连结构18之间以及多层互连结构18与电路化衬底100之间的多个第一焊料连接47的失效。结果，比之由典型的有机材料制成的叠层可能出现的弯曲，半导体芯片12的弯曲小得多。多层互连结构18能够吸收管芯下方的适当数量的内部剪应变。若在半导体芯片12与多层互连结构18之间涂敷包封剂，则此结构的柔顺性将在包封剂中引起明显更小的应力。多个第一焊料连接47上的应变控制的组合以及电子封装件10的弯曲倾向的降低，二者都有助于防止多个第一导电元件40与半导体芯片12之间的多个第一焊料连接47的失效。
第一电镀通孔50(亦即电镀有金属，最好是铜的第一通孔)位于半导体芯片12下方并电连接到多个第一导电元件40的至少一个导电元件和电连接到多个第二导电元件42的至少一个导电元件。虽然在图1中未示出，第一电镀通孔50还被电连接到包含导电层39的多个第一屏蔽信号导体的至少一个。第二电镀通孔52(亦即电镀有金属，最好是铜的第二通孔)位于半导体芯片12下方并也被电连接到多个第一导电元件40的至少一个导电元件和电连接到多个第二导电元件42的至少一个导电元件。虽然在图1中未示出，第二电镀通孔52还被电连接到包含导电层41的多个第二屏蔽信号导体的至少一个。第一和第二电镀通孔50和52分别具有直径约为1.5-3.0密耳的未被电镀的区域，并能够用机械或激光钻孔，最好是用市售YAG或准分子激光器钻孔的方法来制作。电镀的通孔50和52在其内壁上各包括一层大约0.15-1.0密耳的电镀的适当金属，最好是铜。半导体芯片的各个接触位置最好被电连接到多层互连结构18的不多于一个的电镀通孔。
多层互连结构18的第三介电层46位于第一介电层28上和至少部分选定的多个第一导电元件40上。第三介电层46能够基本上分别覆盖(亦即遮盖)第一和第二电镀通孔50和52。第四介电层48位于第二介电层34上和至少部分选定的多个第二导电元件42上。多层互连结构18的第四介电层48能够基本上分别覆盖(亦即遮盖)第一和第二电镀通孔50和52。如所示，第三和第四介电材料可以基本上填充电镀通孔50和52。作为变通，在分别将第三介电层46和第四介电层48定位在第一介电层28和第二介电层34上之前，可以用第三和第四介电材料之外的材料填充电镀通孔50和52。
第三介电层46的介电材料(“第三介电材料”)和第四介电层48的介电材料(“第四介电材料”)可以是适当的有机聚合材料。最佳的第三和第四介电材料是包含烯丙基化聚苯醚(APPE)的树脂。可以涂敷在诸如铜箔的金属箔上的APPE树脂的形式来利用APPE材料。适合于本发明的市售APPE是日本Asahi Chemical Company制造的，产品号为PC5103，它包含涂敷在铜箔上的树脂。由于APPE材料在承受前述热验收实验时保持其结构完整性且不破裂，故APPE材料特别适合于本发明的第三和第四介电材料。某些因素有助于解释为什么APPE材料在热验收实验中保持完好。第一因素是，APPE的烯丙基能够形成交链，从而增加聚苯醚聚合物的硬度和刚性。第二因素是，Asahi材料包括由大约40％的氧化硅组成的填充剂，它将APPE材料的CTE降低到大约40ppm/℃，这比不包括氧化硅填充剂的其它有机聚合物的CTE低大约20-30％。氧化硅对APPE材料的CTE的降低，改善了第三层46和第四层48与最好具有约为10-12ppm/℃的CTE的其余多层互连结构的热兼容性。第三和第四介电材料的CTE与电子封装件10的其它结构元件的较低的CTE之间的失配，被认为是确定第三和第四介电材料是否保持其完整性和抗破裂的重要因素。APPE材料的另一个有利特性是，在被层叠(例如用真空层叠方法)到第一介电层28或第二介电层34的过程中，不存在能够蒸发的挥发性溶剂，其中这种蒸发可能引起重新分配层收缩。
第三介电层46包括多个第一微通孔55。多个第一微通孔55构成多个由制作在第三介电层46中的内壁确定的第一窗口，所述窗口暴露部分选定的多个第一导电元件40。多个第一窗口中的每一个包括一层位于第一窗口内壁上，最好还在多个第一导电元件40的暴露部分上的导电材料45。通常，包括位于其内壁上的导电材料层的微通孔被称为“电镀的盲孔”。多个第一微通孔55(或电镀的盲孔55)中的选定的一个，被电耦合到各个多个第一焊料连接47，从而电耦合到多个第一导电元件40。除了多个第一微通孔55之外，一种电镀的盲孔也在本发明的范围内，因此，至少一个电镀的盲孔(诸如一个电镀的盲孔55)可以被电耦合到多个第一导电元件40中的一个。多个第一焊料连接47被设计成有效地匹配半导体芯片12上的接触部件16的图形。
在半导体芯片下方最好有不多于一个接触部件16与一个电镀通孔50或52匹配，提供从各个接触部件16到信号载运第二导电层39(通过一个焊料连接47、一个第一导电元件40和电镀通孔50)或到信号载运第四导电层41(通过一个焊料连接47、另一个第一导电元件40和电镀通孔52)的直接电路。这样，第三介电层46就包含用来提供从接触部件16到屏蔽信号导体的直接电路的高密度互连层，它为待要从半导体芯片12通过多层互连结构18传输的信号提供了比较短而有效的电路。同样，第四介电层48包含用来提供从多层互连结构18通过多个第二焊料连接20到电路化衬底100的直接电路的高密度互连层。
第四介电层48包括多个第二微通孔54。多个第二微通孔54是多个具有制作在第四介电层中的内壁的第二窗口，所述窗口暴露部分导电元件42。多个第二窗口54中的每一个包括一层位于此窗口内壁上和多个第二导电元件42的暴露部分上的导电材料，以形成多个导电键合焊点56。多个第一和第二窗口内壁上以及第三和第四导电层中的多个第一和第二导电元件40和42的暴露部分上的导电材料，最好被电镀铜。如图1所示，半导体芯片12被多个接触部件16(例如C4焊料球)电耦合到多个第一微通孔55。通常，电子器件(例如半导体芯片12那样的半导体芯片)可以被电耦合到多个第一微通孔55中的一个微通孔。而且除了多个第一微通孔55之外，第三介电材料46中的微通孔(或电镀的盲孔)也在本发明的范围内。
电子封装件还可以包括第一表面104上具有多个接触焊点103的电路化衬底100，这些焊点被电连接到多层互连结构18上的各个多个第二焊料连接20(例如焊料球)。通常，多个第二焊料连接20被排列成球栅阵列(BGA)中的焊料球，以便使电信号传输和功率分配能够有效地进出电子封装件。多个第二焊料连接20还可以由柱状物或其它形状构成，以便在多层互连结构18与电路化衬底100之间提供适当的平衡和适当的应变释放。通常，焊料球由最好是低共熔焊料材料的低熔点焊料组成。如图1所示，电路化衬底100被多个第二焊料连接20(例如BGA焊料球)电耦合到多个第二微通孔54。通常，任何一个电子器件(例如电路化衬底100那样的电路化衬底)可以被一个导电键合焊点56上的多个第二焊料连接20中的一个电耦合到多个第二微通孔54中的一个。而且，除了多个第二微通孔54之外，第四介电材料48中的微通孔(或电镀的盲孔)也在本发明的范围内。
多层互连结构18具有防止第一焊料连接47、第二焊料连接20和多层互连结构18中的互连发生失效的总CTE。多层互连结构18的总CTE与半导体芯片12的CTE之间的差异，最好在电路化衬底100的CTE与半导体芯片12的CTE之间的差异的40-60％之间。导热层22具有防止焊料连接47、焊料连接20和多层互连结构18中的互连发生失效的厚度和CTE。确切地说，导热层22具有多层互连结构18的总CTE的大约1/3-2/3的CTE。
虽然在图1中未示出，但可以用粘合剂将加固环键合到多层互连结构18的顶表面44的外部，例如外围部分，以便机械稳定多层互连结构18。诸如多层互连结构18之类的由这种柔顺有机材料(例如模量小于300000psi的材料)制成的有机芯片载体无法容易地处置。刚性的加固环借助于使芯片载体机械上更稳定而增强了芯片载体(亦即多层互连结构18)的结构特性，从而容易处置。
参照图2，示出了图1的多层互连结构18的制造方法。如此处所述，得到的多层互连结构18适合于用焊料连接来电互连半导体芯片12和电路化衬底100。此方法的第一步骤62是提供具有相反的第一和第二表面24和26的导热层22。前面已经详细地描述了多层互连结构，它包括具有选定的厚度和热膨胀系数的导热层材料。
接着，步骤64包括分别将第一和第二介电层28和34定位在导热层22的相反的第一和第二表面24和26上。借助于在压力约为每平方英寸(psi)1000-2000磅而温度约为华氏600-750度的层压机中，将铜包层、氧化硅填充的PTFE层层叠到导热层的相反的第一和第二表面而执行步骤64。
步骤66包括利用YAG或准分子激光器的激光钻孔方法，在多层互连结构18中制作多个通孔50和52。诸如机械钻孔之类的其它适当的钻孔方法也是可能的。制作的通孔50和52的直径约为0.5-2.0密耳。然后在制备其它导电层的过程中清洗孔50和52以及孔50和52的内壁。然后用金属连续层在第一和第二介电层28和34以及多个通孔50和52的内壁上无电引晶和电镀铜包层。内壁电镀的金属的厚度约为0.1-1.0密耳。适当的金属是铜和铝，而铜比较好。
步骤68示出了用本技术领域一般熟练人员熟知的任何一种方法，分别将多个第一和第二导电元件40和42定位在第一和第二介电层28和34上。例如，可以将光刻胶涂敷在电镀的铜包层介电层的表面上。此光刻胶遮蔽多个电镀的通孔50和52，以便在后续的腐蚀步骤中保护电镀通孔50和52的电镀内壁。然后对光刻胶进行曝光和显影。再借助于用铜腐蚀剂分别腐蚀电镀金属的暴露部分以及第一和第二介电层28和34表面上的铜包层，来形成多个第一和第二导电元件40和42的图形。然后用诸如氢氧化钠之类的碱性剥离剂剥离光刻胶，分别在第一和第二介电层28和34上得到多个第一和第二导电金属元件40和42。多个第一导电元件40最好制作成基本上八字试块形状的区段。各个区段包括至少二个金属焊点；基本上八字试块形状的区段的一端，即第一金属焊点，被连接到第一介电层28表面上的多个电镀通孔50或52中的一个的内壁上的金属镀层，而基本上八字试块形状的另一端是适合于其上具有焊料连接并被电连接到半导体芯片12的第二金属焊点。各个基本上八字试块形状的区段的第一和第二金属焊点最好被基本上直线的导体区段连接。多个第二导电元件42也被制作成基本上八字试块形状的区段，各个区段包括至少二个金属焊点；基本上八字试块形状的区段的一端，即第三金属焊点，被连接到电镀在第二介电层34表面上的多个电镀通孔50或52中的一个的壁上的金属镀层，而基本上八字试块形状的区段的另一端是适合于其上具有用来连接到电路化衬底100的焊料连接的第四金属焊点。此焊料连接可以是焊料球、焊料柱状物或小岛。基本上八字试块形状的区段的第三和第四金属焊点也被基本上直线的导体区段连接。即使此处描述的是基本上八字试块形状的区段，但许多其它的焊点形状也是可能的。
步骤70包括将第三介电层46定位在第一介电层28的子层32上和多个第一导电元件40上以及将第四介电层48定位在第二介电层34的子层38上和多个第二第一导电元件42上。图3-5分别示出了第三和第四介电层46和48的介电材料，所述介电材料包括具有烯丙基化聚苯醚(APPE)的最佳介电树脂。图3示出了包含具有烯丙基化聚苯醚(APPE)的介电树脂82的树脂涂敷的金属80的正面剖面图，所述树脂82用被粘合耦合到金属箔83(例如铜箔)。作为树脂涂敷的金属80的一个例子，前述的Asahi PC5103材料包含涂敷在铜箔上的APPE树脂。由于未被固化的树脂82具有难以处置的机械性质，故金属箔83的机械结构补偿了树脂82的难以处置的机械结构。作为树脂涂敷的金属80的一个例子，前述的Asahi PC5103材料包含涂敷在铜箔上的APPE树脂。树脂82的厚度最好在大约30-70微米之间。金属箔83的厚度最好至少大约9微米。此金属箔83是粗糙的，金属箔83的表面84上有峰谷，所述表面84与树脂82形成机械界面。图4包括作为图3中表面84的变焦(即放大)图的表面85，示出了峰谷。注意，此金属箔83稍后将被诸如腐蚀之类的方法清除，在金属箔83稍后被清除之后，金属箔83的表面84(或85)的粗糙度将在树脂82上留下表面痕迹。所述表面痕迹是对表面84(或85)的金属粗糙度结构的“互补”，亦即，在清除金属箔83之后得到的树脂82表面中的峰谷，分别对应于在金属箔83与树脂82形成机械界面过程中存在的金属粗糙度结构84(或85)的峰谷。树脂涂敷的金属80随后将被转变成图1的第三介电层46。
图5示出了树脂涂敷的金属90的正面剖面图，它包含具有烯丙基化聚苯醚(APPE)的介电树脂92，所述树脂92被粘合耦合到金属箔93。树脂涂敷的金属90具有前述图3和4的树脂涂敷的金属80的所有特性，包括以与金属箔83的表面84相同的方式呈现粗糙的金属箔93的表面94。图5的树脂涂敷的金属90随后将被转变成图1的第四介电层48。
回到图1，最好对多个第一导电元件40、多个第二导电元件42、第一电镀通孔50和第二电镀通孔52进行氧化。此氧化改善了多个第一导电元件40和多个第二导电元件42的表面在稍后分别与图3的树脂82和图5的树脂92的键合能力。例如，若暴露的表面包括铜，则可以用氯化方法，亦即借助于将次氯酸钠溶液涂敷到所述暴露的表面，来完成此氧化。在氧化(或氯化)之后，最好在大约100-130℃的温度下对多层互连结构18进行至少大约60分钟的真空烘焙，以便从叠层清除潮气。
对于最佳的介电树脂，如图6所示，步骤70还包括(在上述氧化之后)：将树脂涂敷的金属80置于第一介电层28的子层32上和多个第一导电元件40上，使金属箔83暴露，以及将树脂涂敷的金属90置于第二介电层34的子层38上和多个第二导电元件42上，使金属箔93暴露。图6的电子结构8包括图3的树脂涂敷的金属80、图5的树脂涂敷的金属90、以及部分图1的多层互连结构10。接着，在大约180-210℃的提高的温度下，对图6的电子结构8进行加压到大约1000-2000psi范围，时间至少约为90分钟。加压和提高的温度引起介电树脂82和92流动并固化。加压和提高的温度使树脂涂敷的金属80的介电树脂82粘合层叠到第一介电层28的子层32和多个第一导电元件40；且使树脂涂敷的金属90的介电树脂92粘合层叠到第二介电层34的子层38以及多个第二导电元件42。此外，如图7所示，加压和提高的温度引起介电树脂82和介电树脂92基本上填充(亦即除气孔和/或气泡外完全填充)第一电镀通孔50和第二电镀通孔52。在加压之后，用例如腐蚀方法，以本技术领域一般熟练人员熟知的方式清除金属箔83和金属箔93。图7示出了电子结构8已经被加压之后以及金属箔83和93已经被清除之后的图6。加压和清除金属箔83和93之后，图7中留下的介电树脂82是图1中的第三介电层46，而图7中留下的介电树脂92是图1中的第四介电层48。介电树脂82的表面87是粗糙的并互补于图3的金属箔83的粗糙表面84。介电树脂92的表面97是粗糙的并互补于图3的金属箔93的粗糙表面94。如下面结合步骤72所述，介电树脂92的表面97的粗糙度方便了稍后在介电树脂92上的铜镀层的良好粘合。
在与图1有关的图2中所示的步骤72，包括利用清除部分第三介电层46和第四介电层48以形成多个第一和第二窗口以及分别暴露至少部分选定的多个第一和第二导电元件40和42的工艺，在第三介电层46中制作多个第一微通孔55和在第四介电层48中制作多个第二微通孔54。这些窗口分别形成后续的多个第一和第二微通孔55和54的内壁。可以用机械钻孔、腐蚀、或最好是激光烧蚀第三和第四介电层46和48的工艺，来分别形成多个第一和第二微通孔55和54。若多个第一和第二微通孔55和54是用激光烧蚀方法形成的，则最好用本技术领域一般熟练人员所知的孔清洗工艺，例如用涂敷泡胀剂的方法、用高锰酸钾处理氧化材料的方法，对多个第一和第二微通孔55和54进行清洗，以清除激光烧蚀产生的颗粒物，并用酸洗完成此清洗。
然后，用适当的金属，最好是铜，对多个第一和第二微通孔55和54的内壁进行电镀，以便形成所述窗口上的导电层，从而分别形成从第三介电层46和第四介电层48的内壁到暴露的多个第一导电元件40和暴露的多个第二导电元件42的选定的一个的导电连接。可以用本技术领域一般熟练人员所知的任何一种方法来完成内壁的电镀。例如用铜电镀方法，可以将引晶材料(例如锡钯)涂敷到介电树脂92的表面97，以便用作在表面97上无电镀薄层(例如1-3微米)铜的催化剂，随之以电镀厚层(例如1密耳)铜。介电树脂92的表面97的粗糙度方便了铜镀层在介电树脂92上的良好粘合。然后例如用腐蚀方法，从部分表面97选择性地清除铜，在内壁上以及以围绕(并电耦合到)多个第一和第二微通孔55和54的内壁上的铜镀层的任何所需的铜焊点的形式，留下其余的铜镀层。
然后，分别将焊膏涂敷到多个第一和第二微通孔55和54，最佳的焊膏是诸如低共熔焊膏的低熔点焊膏。可以使用的适当的低共熔焊膏的例子是来自Alpha Metals(Jersey City，N.J.)的Alpha 3060。微通孔55与微通孔55内壁上的适当的金属镀层一起，可以表示为电镀的盲孔。同样，微通孔54与微通孔54内壁上的适当的金属镀层一起，也可以表示为电镀的盲孔。
参照步骤74，然后可以使焊膏回流，以便分别形成多个第一和第二导电元件40和42上的部分多个第一和第二焊料连接47和20。
接着，用多个接触部件16(例如C4焊料球)将半导体芯片12电耦合到多个第一微通孔55，并用多个第二焊料连接20(例如BGA焊料球)将电路化衬底100电耦合到多个第二微通孔54。如上所述，任何电子器件(例如半导体芯片)都可以电耦合到多个第一微通孔55的微通孔，且任何电子器件(例如电路化衬底)都可以电耦合到多个第二微通孔54的微通孔。同样如上所述，除了多个第一微通孔55之外，第三介电材料46中的微通孔(或电镀的盲孔)也在本发明的范围内，且除了多个第二微通孔54之外，第四介电材料48中的微通孔(或电镀的盲孔)也在本发明的范围内。
参照图1，制作电子封装件10的方法包含下列步骤。首先提供具有包括多个接触部件16的第一表面的半导体芯片12。多个接触部件16可以是焊点、柱状物、或高熔点焊料球。高熔点焊料被定义为熔点高于大约230℃的焊料。多个接触部件16最好包含焊料球。接着，如上所述提供多层互连结构18。多层互连结构18包括多个第一焊料连接47、其上包括第一回流焊膏层的多个第一电镀微通孔55。可以用将第一焊膏涂敷到多个电镀的微通孔55随之以回流第一焊膏的方法来形成第一回流焊膏层。具有低熔点焊膏(最好是低共熔焊膏)的第二层焊膏可以被涂敷到多个第一焊料连接47并回流，并借助于将半导体芯片12的各个接触部件16相对于各个多个第一焊料连接47定位而使半导体芯片的接触部件16与各个多个第一焊料连接47接触。借助于将半导体芯片接触部件16定位并对准到回流的焊膏上而做到了这一点。可以对回流的焊膏进行成形或仿形，以便适应接触部件16的几何形状。例如，回流的焊膏可以被成形为具有平坦的顶表面，以便适应具有球形形状的接触部件16。然后使回流的焊膏再次回流，熔融的焊料从而覆盖多个微通孔55的暴露的区域，并部分地溢出到半导体芯片12的接触部件16的外壁。在冷却时，熔融的焊料凝固并形成半导体芯片12与多层互连结构18之间的电连接47。半导体接触部件16具有比焊膏更高的熔点的事实，导致焊料平衡以及半导体芯片12与多层互连结构18之间的电连接。这有助于减小封装件工作过程中半导体芯片12与多层互连结构18之间的部分应变。
本发明的电子封装件10可以装配到其一个表面104上具有多个接触焊点103的电路化衬底100。如所述，这些接触焊点103可以由铜或铝或另一适当的金属组成，并可以用焊膏层(未示出)涂敷。多层互连结构18的多个第二焊料连接20(例如焊料球或焊料柱状物)被置于与电路化衬底100的接触焊点103上的焊膏接触。焊膏和第二焊料连接20被回流并冷却，在多层互连结构18与电路化衬底100之间形成电连接。半导体芯片12装配到多层互连结构18之后，随之以将多层互连结构18装配到电路化衬底100，这一顺序可以容易地修正。例如，可以将多层互连结构18装配到电路化衬底100，再随之以将半导体芯片12装配到多层互连结构18。
此处所述的电子封装件10提供了补足未来半导体芯片高性能电学要求的信号和功率分配特性，因而特别适合于互连高I/O(大于400个I/O)半导体。在允许多个垂直功率馈送到半导体芯片的半导体芯片的情况下，利用固体铜功率平面和高密度电镀通孔，获得了低阻抗功率分配。利用低介电常数PTE材料(Er＜3)、内部排列在屏蔽安排中的信号载运导体、以及半导体芯片接触部件到信号载运导体的直接的短路径长度，在电子封装件中获得了进一步的电学性能好处和信号完整性的保持(快的信号传播、低的信号电容和耦合噪声、以及匹配的特性阻抗)。
本发明的范围包括清除了第一介电层28、第二介电层34和导热层22的图1的电子封装件10。
虽然此处所述的电子封装件10包括多个第一导电元件40，但额外包括至少一个第一导电元件40的电子封装件10也在本发明的范围内。
虽然此处所述的电子封装件10包括多个第二导电元件42，但额外包括至少一个第二导电元件42的电子封装件10也在本发明的范围内。
虽然此处所述的电子封装件10包括多个第一微通孔55，但额外包括至少一个第一微通孔55的电子封装件10也在本发明的范围内。
虽然此处所述的电子封装件10包括多个第二微通孔54，但额外包括至少一个第二微通孔54的电子封装件10也在本发明的范围内。
虽然此处所述的电子封装件10包括多个第一焊料连接47，但额外包括至少一个第一焊料连接47的电子封装件10也在本发明的范围内。
虽然此处所述的电子封装件10包括多个第二焊料连接20，但额外包括至少一个第二焊料连接20的电子封装件10也在本发明的范围内。
虽然此处所述的电子封装件10包括多个接触部件16，但额外包括至少一个接触部件16的电子封装件10也在本发明的范围内。
虽然此处所述的电子封装件10包括多个接触焊点103，但额外包括至少一个接触焊点103的电子封装件10也在本发明的范围内。
虽然此处所述的电子封装件10包括多个导电键合焊点56，但额外包括至少一个导电键合焊点56的电子封装件10也在本发明的范围内。
虽然此处所述的电子封装件10包括多个通孔50和52，但额外包括至少一个通孔50或52的电子封装件10也在本发明的范围内。
虽然已经描述了本发明的最佳实施例，但对于本技术领域的熟练人员来说，显然能够作出各种各样的改变和修正而不超越所附权利要求所规定的本发明的范围。