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金属栅电极的制作方法

阅读:942发布:2021-04-10

专利汇可以提供金属栅电极的制作方法专利检索,专利查询,专利分析的服务。并且本 发明 提供了一种金属栅 电极 的制作方法,包括:提供 半导体 衬底,在所述半导体衬底表面形成介电层,在所述介电层的表面形成伪栅;采用选择性 外延 工艺在伪栅表面形成外延层;所述外延层在伪栅顶部边缘处形成外延突起,并具有外倾的侧表面;在所述外延层的侧表面形成绝缘 侧壁 ;在伪栅两侧的半导体衬底内进行 离子注入 形成源、漏极;在上述半导体结构的表面形成层间介质层,并平坦化所述层间介质层的表面,直至露出伪栅顶部的外延层;去除所述伪栅及其表面的外延层,形成栅极开口;填充所述栅极开口形成金属栅电极。本发明有效避免了填充形成金属栅电极产生空洞的问题。,下面是金属栅电极的制作方法专利的具体信息内容。

1.一种金属栅电极的制作方法,其特征在于,包括:
提供半导体衬底,在所述半导体衬底表面形成介电层,在所述介电层的表面形成伪栅;
采用选择性外延工艺在伪栅表面形成外延层;所述外延层在伪栅顶部边缘处形成外延突起,并具有外倾的侧表面;
在所述外延层的侧表面形成绝缘侧壁
在伪栅两侧的半导体衬底内进行离子注入形成源、漏极;
在上述半导体结构的表面形成层间介质层,并平坦化所述层间介质层的表面,直至露出伪栅顶部的外延层;
去除所述伪栅及其表面的外延层形成栅极开口;
填充所述栅极开口形成金属栅电极。
2.如权利要求1所述的制作方法,其特征在于,所述伪栅的材质为多晶,栅长为高度为
3.如权利要求2所述的制作方法,其特征在于,所述选择性外延工艺包括:利用SiH2Cl2以及H2混合气体在伪栅表面反应生成单质硅。
4.如权利要求3所述的制作方法,其特征在于,所述选择性外延工艺的反应条件包括:
环境压强的范围为1Torr~80Torr,温度范围为700℃~900℃,通入SiH2Cl2气体的气体流量的范围为50sccm~150sccm,H2气体的气体流量范围为100sccm~300sccm。
5.如权利要求2所述的制作方法,其特征在于,所述外延层侧表面的外倾度为1°至
5°。
6.如权利要求5所述的制作方法,其特征在于,所述外延层在伪栅顶部边缘处的外延宽度为
7.如权利要求1所述的制作方法,其特征在于,所述绝缘侧壁的材质可以为氮化硅、化硅或其复合结构。
8.如权利要求3所述的制作方法,其特征在于,采用选择性干法刻蚀去除伪栅及其表面的外延层。
9.如权利要求1所述的制作方法,其特征在于,在填充所述栅极开口形成金属栅电极前,还包括在栅极开口底部形成高K栅介电层。
10.如权利要求9所述的制作方法,其特征在于,所述高K栅介电层包括HfO2、HFSiO、HfON、La2O3、LaAlO、Al2O3、ZrO2、ZrSiO、TiO2或Y2O3。
11.如权利要求10所述的制作方法,其特征在于,所述高K栅介电层采用化学气相淀积或原子层沉积工艺形成。
12.如权利要求10所述的制作方法,其特征在于,所述高K栅介电层的厚度小于
13.如权利要求1所述的制作方法,其特征在于,所述金属栅电极的材质为TiN、Ti、TaN或Al、W。
14.如权利要求13所述的制作方法,其特征在于,所述金属栅电极采用物理气相沉积形成。

说明书全文

金属栅电极的制作方法

技术领域

[0001] 本发明涉及半导体技术领域,更具体地,本发明涉及一种金属栅电极的制作方法。

背景技术

[0002] 随着集成电路制造技术的不断发展,MOS晶体管的特征尺寸也越来越小。在MOS晶体管特征尺寸不断缩小情况下,为了降低MOS晶体管栅极的寄生电容,提高器件速度,高K栅介电层与金属栅电极的栅极叠层结构被引入到MOS晶体管中。
[0003] 为避免金属栅电极的金属材料对晶体管其他结构的影响,所述金属栅电极与高K栅介电层的栅极叠层结构通常采用栅极替代(replacement gate)工艺制作。例如专利号为ZL01139315.7的中国专利,即提供了一种利用伪栅进行栅极替代制作金属栅极的方法。在该工艺中,在源漏区注入前,在待形成的栅电极位置首先形成由多晶构成的伪栅极,所述伪栅极用于自对准形成源漏区等工艺处理。而在形成源漏区之后,会移除所述伪栅极并在伪栅极的位置形成栅极开口,之后,再在所述栅极开口中依次填充高K栅介电层与金属栅电极。由于金属栅电极在源漏区注入完成后再进行制作,这使得后续工艺的数量得以减少,避免了金属材料不适于进行高温处理的问题。
[0004] 然而,采用上述栅极替代工艺制作MOS晶体管仍存在着挑战。随着栅极长度的进一步缩小,这种问题更加严重。如图1所示,在现有的金属栅电极的制作工艺中,由于栅极的长度较小,制作栅极的开口深宽比较大,因此,在将栅电极材料沉积到栅极开口较为困难。栅极开口顶部边缘处的沉积速率总是大于底部,而导致顶部边缘的栅电极材料过厚,很容易封住栅极开口,而在底部形成空洞(图1中虚线圈指示区域)。而上述空洞将影响栅电极的电性能。因此有必要提供一种新的金属栅电极制作方法,以避免上述产生空洞的问题。

发明内容

[0005] 本发明解决的问题是提供一种金属栅电极的制作方法,避免了在金属栅电极中出现空洞。
[0006] 为解决上述问题,本发明提供了一种金属栅电极的制作方法,包括:
[0007] 提供半导体衬底,在所述半导体衬底表面形成介电层,在所述介电层的表面形成伪栅;
[0008] 采用选择性外延工艺在伪栅表面形成外延层;所述外延层在伪栅顶部边缘处形成外延突起,并具有外倾的侧表面;
[0009] 在所述外延层的侧表面形成绝缘侧壁
[0010] 在伪栅两侧的半导体衬底内进行离子注入形成源、漏极;
[0011] 在上述半导体结构的表面形成层间介质层,并平坦化所述层间介质层的表面,直至露出伪栅顶部的外延层;
[0012] 去除所述伪栅及其表面的外延层,形成栅极开口;
[0013] 填充所述栅极开口形成金属栅电极。
[0014] 可选的,所述伪栅的材质为多晶硅,栅长为 高度为 所述选择性外延工艺包括:利用SiH2Cl2以及H2混合气体在伪栅表面反应生成单质硅。所述选择性外延工艺的反应条件包括:环境压强的范围为1Torr~80Torr,温度范围为700℃~
900℃,通入SiH2Cl2气体的气体流量的范围为50sccm~150sccm,H2气体的气体流量范围为100sccm~300sccm。所述外延层侧表面的外倾度为1°至5°。所述外延层在伪栅顶部边缘处的外延宽度为
[0015] 可选的,所述绝缘侧壁的材质可以为氮化硅、化硅或其复合结构。采用选择性干法刻蚀去除伪栅及其表面的外延层。
[0016] 可选的,在填充所述栅极开口形成金属栅电极前,还包括在栅极开口底部形成高K栅介电层。所述高K栅介电层包括HfO2、HFSiO、HfON、La2O3、LaAlO、Al2O3、ZrO2、ZrSiO、TiO2或Y2O3。所述高K栅介电层采用化学气相淀积或原子层沉积工艺形成。所述高K栅介电层的厚度小于
[0017] 可选的,所述金属栅电极的材质为TiN、Ti、TaN或Al、W。所述金属栅电极采用物理气相沉积形成。
[0018] 与现有技术相比,本发明具有以下优点:在伪栅表面形成具有外倾侧面的外延层,使得去除伪栅及其表面的外延层后,在层间介质层内形成较大开口的凹槽,有效避免了填充形成金属栅电极产生空洞的问题。附图说明
[0019] 图1是现有的金属栅电极制作方法产生空洞缺陷的示意图。
[0020] 图2是本发明金属栅电极制作方法的流程示意图。
[0021] 图3至图11是本发明金属栅电极制作方法的剖面示意图。

具体实施方式

[0022] 为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。
[0023] 在下面的描述中阐述了很多具体细节以便于充分理解本发明,但是本发明还可以采用其他不同于在此描述的其它方式来实施,因此本发明不受下面公开的具体实施例的限制。
[0024] 正如背景技术部分所述,由于制作栅极的开口深宽比较大,现有的金属栅电极制作方法在所述开口内填充金属材料形成栅电极时,容易出现空洞,从而影响栅电极的性能。
[0025] 针对上述问题,本发明的发明人提供了一种金属栅电极的制作方法,利用在伪栅表面形成具有外倾侧面的外延层,使得后续形成的栅极开口在顶部具有较大的开口宽度,其顶部边缘过渡较为平缓,可以有效改善在栅极开口内填充金属材料时出现空洞的情况。
[0026] 参考图2,示出了本发明所述的金属栅电极的制作方法的流程,基本步骤包括:
[0027] 执行步骤S101,提供半导体衬底,在所述半导体衬底表面形成介电层,然后在介电层上形成伪栅。所述介电层可以保护半导体衬底,还可以作为栅介电层,但厚度不应当过厚以免影响后续对半导体衬底进行离子注入以形成源、漏极;所述伪栅用于形成栅极开口,材质可以为多晶硅。
[0028] 执行步骤S102,采用选择性外延工艺在伪栅表面形成外延层;所述外延层在伪栅顶部边缘处形成外延突起,并具有外倾的侧表面。由于半导体衬底被介电层所覆盖,因此在进行硅的外延生长时,所述外延层仅会选择性地形成于伪栅的表面。通常伪栅顶部更易于充分地接触反应气体,且尖锐处的外延速率相对较快,因此,所述外延层在伪栅顶部边缘处的厚度相对其他部分较厚,能够形成外延突起并具有外倾的侧表面,且外倾角度与伪栅的高度、外延速率、时间等参数有关。可以通过选择具体的外延工艺参数以及伪栅的高度进行调整。
[0029] 执行步骤S103,在所述外延层的侧表面形成绝缘侧壁。所述绝缘侧壁可以为氮化硅、氧化硅或其复合结构,并与外延层具有良好的附着性。
[0030] 执行步骤S104,在伪栅两侧的半导体衬底内进行离子注入形成源、漏极。作为常规的MOS器件制造工艺,在半导体衬底表面区域内,根据预先定义的MOS器件类型,分别进行相应类型的离子注入工艺。
[0031] 执行步骤S105,在上述半导体结构的表面覆盖形成层间介质层,并平坦化所述层间介质层的表面直至露出伪栅顶部的外延层。所述平坦化可以采用化学机械研磨,并以外延层作为停止层。
[0032] 执行步骤S106,去除所述伪栅及其表面的外延层形成栅极开口。可以根据伪栅以及外延层与层间介质层的材质差异选择相应的去除工艺,例如采用选择性的干法刻蚀。层间介质层中去除伪栅及其表面外延层后的剩余空间便作为栅极开口,所述栅极开口的底部将露出介电层。
[0033] 执行步骤S107,填充所述栅极开口形成金属栅电极。由于栅极开口是通过去除伪栅及其表面的外延层而得到的,且所述外延层在伪栅顶部边缘处形成外延突起,并具有外倾的侧表面,因此所述栅极开口的顶部宽度大于底部宽度,且其顶部边缘过渡较为平缓,在填充形成金属栅电极时,沉积速率较为均匀,能够有效的改善产生空洞的缺陷。通常在填充金属材料后,还应当包括平坦化去除溢出栅极开口的金属材料的步骤。
[0034] 此外,作为可选的方案,在填充金属材料前,还可以先在栅极开口的底部,介电层的表面沉积高K介电材料,作为金属栅电极的高K栅介电层,以改善栅介电层的性能。
[0035] 下面结合具体的实施例阐述本发明特征以及优点,图3至图11示出了本发明的金属栅电极制作方法一个实施例的各制作阶段。
[0036] 如图3所示,提供半导体衬底100,所述半导体衬底100可以为单晶硅衬底或绝缘体上硅,在所述半导体衬底100上定义有形成各MOS晶体管的区域。且各MOS晶体管区域间通过浅沟槽隔离STI绝缘隔离。为简化说明,本发明实施例仅以NMOS晶体管的制作为图示示例,所述半导体衬底100为P型衬底。在所述半导体衬底100的表面形成介电层101,所述介电层101的材质可以为氧化硅,一方面能够保护半导体衬底100,另一方面还可以作为栅介电层。但其厚度不应当过厚,以免影响后续进行的离子注入工艺,以形成源、漏极。
[0037] 如图4所示,在介电层101上形成伪栅层,其材质可以为多晶硅,沉积厚度决定了伪栅的高度。刻蚀部分伪栅层,在介电层101表面的预定位置处形成伪栅102。本实施例中,所述伪栅102的栅长为 高度为
[0038] 如图5所示,采用选择性外延工艺在伪栅102的表面形成外延层103。所述外延工艺可以是:利用SiH2Cl2以及H2混合气体,反应生成单质硅。其中,由于半导体衬底100表面具有介电层101保护,因此上述反应仅能在多晶硅材质的伪栅102表面形成单质硅,从而实现选择性外延生长。
[0039] 根据前述原理可知,所述外延层103在伪栅102的顶部边缘处厚度相对其他部分较厚,能够形成外延突起并具有外倾的侧表面。其中,伪栅102的高度、外延速率、时间均会影响上述外倾角度。具体的,伪栅101表面各处的外延速率存在差异,且顶部的外延速率比底部快,则反应时间越长,上述外延层103在伪栅101顶部的外延宽度越大,侧表面的外倾也越明显。
[0040] 本实施例中,所述选择性外延工艺的反应条件包括:环境压强的范围为1Torr~80Torr,温度范围为700℃~900℃,通入SiH2Cl2气体的气体流量的范围为50sccm~
150sccm,H2气体的气体流量范围为100sccm~300sccm。所述外延层侧表面的外倾角度α的范围为1°至6°。根据几何关系,外延层103在伪栅102顶部边缘处的外延宽度w与伪栅101的高度h存在如下关系式w≈h·tgα,所述外延宽度w的范围为
[0041] 如图6所示,在外延层103的侧面形成绝缘侧壁104。所述绝缘侧壁104的材质可以是氧化硅、氮化硅或其复合结构,与硅材质的外延层具有良好的附着性,可以采用常规的侧壁工艺形成。
[0042] 如图7所示,在伪栅102两侧的半导体衬底100内进行离子注入,形成源、漏极。其中,根据MOS晶体管的类型在相应区域内进行不同掺杂类型的离子注入工艺。具体的,先制作光刻胶掩模定义源、漏极区域,然后在伪栅101两侧内进行N型离子注入,形成NMOS晶体管的源、漏极;再重复上述步骤,进行P型离子注入,形成PMOS晶体管的源、漏极。
[0043] 如图8所示,在图7所示的半导体结构表面覆盖沉积层间介质层105,然后平坦化所述层间介质层105的表面,减薄其厚度,直至露出伪栅102顶部的外延层103。本实施例中,所述层间介质层105的材质选择为氧化硅或氮化硅,采用化学机械研磨减薄所述层间介质层105,并以伪栅102顶部的外延层103作为研磨停止层。
[0044] 如图9所示,去除伪栅102及其表面的外延层103形成栅极开口。
[0045] 具体的,由于本实施例中所述伪栅102以及外延层103的材质均为单质硅,而层间介质层105的材质为氧化硅或氮化硅,因此可以直接利用层间介质层105作为硬掩模,采用选择性的干法刻蚀,去除伪栅102及其表面的外延层103,直至露出介电层101。
[0046] 所述伪栅102及其表面的外延层103被去除后,便在层间介质层105内形成了栅极开口,所述栅极开口的形状即原伪栅102及其表面的外延层103的形状。由于外延层103在伪栅101顶部边缘处形成外延突起,并具有外倾的侧表面,因此所述栅极开口的顶部宽度大于底部宽度,且开口顶部边缘处过渡较为平缓。
[0047] 如图10所示,作为可选的方案,在栅极开口的底部,介电层101的表面形成高K栅介电层106。具体的,可以采用具有较好台阶覆盖能的沉积方法来形成所述高K栅介电层106,例如化学气相淀积或原子层沉积工艺;所述高K栅介电层106可以包括HfO2、HFSiO、HfON、La2O3、LaAlO、Al2O3、ZrO2、ZrSiO、TiO2或Y2O3。所述高K栅介电层106的厚度小于60埃,优选的,所述高K栅介电层106的厚度为5埃至40埃。上述高K栅介电层106可以改善介电层的电性能。
[0048] 如图11所示,在所述栅极开口内填充金属材料,形成金属栅电极107。所述金属栅电极107填满栅极开口。
[0049] 具体的,采用物理气相淀积工艺形成所述金属栅电极107,可以采用TiN、Ti、TaN或Al、W等金属材料。
[0050] 由于所述栅极开口的顶部宽度大于底部宽度,且顶部边缘处过渡较为平缓,因此在进行物理气相沉积时,栅极开口内各处的沉积速率较为均匀。顶部边缘处沉积的金属材料不会因为厚度过厚而封堵开口在底部造成空洞,,从而提高了金属栅电极的良率。
[0051] 此外,还需要采用化学机械研磨工艺平坦化所述层间介质层105的表面,去除溢出栅极开口的金属材料,使得所述金属栅电极107的顶部与层间介质层105的表面相平齐。至此,本发明所述的金属栅电极便制作完成。
[0052] 虽然本发明已以较佳实施例披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。
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