技术领域
[0001] 本
发明涉及
电子电路技术领域，具体地，涉及一种高精度步进延迟系统。
背景技术
[0002] 目前的雷达系统中，尤其是超宽带无载频脉冲探地雷达系统，大多采用时域体制的顺序等效
采样方式来实现，其发射和接收均使用同步
信号。对探地雷达而言，发射机输出极窄脉冲信号，具有准周期性，因而该准周期信号接收可利用取样
门电路结构结合等效采样获得。而等效采样的关键之一是构建高精度的步进延迟时钟，该步进时钟
频率与重频相同，每个采样点相对前一个采样点步进一定的延迟量，经过多个重复周期后，便可获得一个完整周期的信号
波形。
[0003] 当前构建步进延迟时钟的方法主要有：快慢斜坡比较法，频差法，延迟芯片法，这些方法均各有利弊。快慢斜坡比较法实现不同大小
时间窗时，需要运用多种规格的电容来构成，很难兼顾步进精度与大时窗的要求；并且构成该类电路，总体来看是分离器件很多，电路相对复杂，调试难度大；多套产品生产时，延迟时窗的一致性很难保证。对于延迟芯片法，可编程延迟芯片的编程级数不够多，所能形成的时间窗很小，不能满足深层探测需求。该类器件信号输出采用高速逻辑电平，造成外围
接口电路的复杂性；为扩大时窗采用级联方案时，所需芯片数量多，且级联芯片的固有延迟一致性不确定，每片芯片的精确步进延迟大小也不尽相同，因此存在明显的步进延迟量的非均匀性。采用频差法时，易产生一些冗余信号，使取样效率降低，同时其实现步进精度不是太高。
发明内容
[0004] 针对上述问题，本发明的目的是提出一种高精度步进延迟系统，适用于苛刻条件下、高精度、大时窗的探测需求。本发明一方面提出了一种高精度步进延迟系统，其特征在于，所述高精度步进延迟系统包括：
[0005] 配电器，用于提供多种规格的电源输出；
[0006] 恒温
晶体振荡器，用于产生高稳
时钟信号；
[0007] FPGA控
制模块，用于完成所述高精度步进延迟系统的逻辑控制和粗延迟量、细延迟量的计算，所述FPGA
控制模块接收所述高稳时钟信号，并产生发射触发时钟信号和接收触发时钟信号；以及
[0008] 细延迟电路，用于接收所述接收触发时钟信号，并产生步进延迟脉冲信号，[0009] 其中，所述发射触发时钟信号用于触发雷达的发射机工作，所述步进延迟脉冲信号用于触发雷达的接收机工作。
[0010] 在一些
实施例中，所述FPGA控制模块包括：
[0011] 脉冲重复频率产生模块，用于接收所述高稳时钟信号，并根据预设置的脉冲重复频率参数产生具有重复频率的脉冲信号；
[0012] 计数控制模块，用于接收所述高稳时钟信号，并将预设置的延迟参数拆分为细延迟值和粗延迟值，其中粗延迟值包括发射延迟值和接收延迟值；以及
[0013] 触发时钟产生模块，用于接收所述高稳时钟信号和所述具有重复频率的脉冲信号，并根据所述发射延迟值和所述接收延迟值分别产生所述发射触发时钟信号和所述接收触发时钟信号。
[0014] 在一些实施例中，所述发射延迟值为固定值；所述接收延迟值从0开始增大。
[0015] 在一些实施例中，所述细延迟电路包括：
[0016] 双通道
数模转换器，用于根据所述细延迟值和预设的校准
电压值，产生校准电压和斜坡信号；以及
[0017] 主体电路，用于产生所述步进延迟脉冲信号，所述主体电路包括第一
运算放大器、第二
运算放大器和比较器。
[0018] 在一些实施例中，在所述主体电路中：所述第一运算放大器的输入负端通过第一
电阻连接所述斜坡信号，且通过第二电阻连接所述接收触发时钟信号；
[0019] 所述第一运算放大器的输入正端通过第三电阻连接参考电压，且通过第四电阻接地；
[0020] 所述第一运算放大器的输出端连接
二极管的正极，且通过第五电阻与所述第一运算放大器的输入负端连接；以及
[0022] 在一些实施例中，在所述主体电路中：所述第二运算放大器的输入正端通过第六电阻连接所述校准电压；
[0023] 所述第二运算放大器的输入负端依次通过第八电阻、第二节点和第十二电阻接地；
[0024] 所述第二运算放大器的输出端通过第七电阻连接
三极管的基极；
[0025] 所述三极管的发射极连接所述第二节点；以及
[0026] 所述三极管的集
电极连接所述第一节点。
[0027] 在一些实施例中，在所述主体电路中：所述比较器的负输入端连接所述第一节点，且通过第一电容接地；
[0028] 所述比较器的正输入端通过第十电阻连接所述参考电压，且通过第十一电阻接地；以及
[0029] 所述比较器的输出端通过并联的第二电容和第九电阻与所述比较器的负输入端连接，所述比较器的输出端用于输出所述步进延迟脉冲信号。
[0030] 在一些实施例中，所述第二运算放大器、晶体管及其外围的电阻构成恒流源结构；通过调整提供给所述恒流源的校准电压的大小来校准所述高精度步进延迟系统。
[0031] 基于上述技术方案可知，本发明至少取得了以下有益效果：
[0032] 本发明提出了高精度、大时窗的步进延迟系统，解决了雷达的等效采样接收机的步进精度和时窗大小之间存在矛盾关系的问题；为高精度雷达系统提供步进延迟解决方案，满足工程使用需求。
附图说明
[0033] 图1为本发明实施例的高精度步进延迟系统的结构
框图；
[0034] 图2为图1中的FPGA控制模块的结构框图；
[0035] 图3为图1中的细延迟电路的电路图；
[0036] 图4为本发明实施例中慢斜坡比较电平与步进延迟的关系图；
[0037] 图5为本发明实施例的高精度步进延迟系统中各信号的时序关系图；
[0038] 图6为本发明实施例的高精度步进延迟系统的测试与校准框图；
[0039] 图7为本发明实施例的高精度步进延迟系统的测试结果图。
具体实施方式
[0040] 为使本发明的目的、技术方案和优点更加清楚，下面将对本发明的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0041] 除非另外定义，本发明使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。
[0042] 图1为本发明的实施例的高精度步进延迟系统的结构框图，如图1所示，该高精度步进延迟系统包括配电器1、恒温
晶体振荡器2(恒温晶振)、FPGA(Field-Programmable Gate Array，
现场可编程门阵列)控制模块3和细延迟电路4。
[0043] 其中，配电器1用于提供多种规格的电源输出；优选地，配电器1还用于对每路电源进行处理，降低噪声，满足系统低噪工作需要。恒温晶体振荡器2是高精度步进延迟系统的输入时钟源，用于产生高稳定度的时钟信号(以下表述为高稳时钟信号)，时钟频率由系统需要
选定。FPGA控制模块3用于完成高精度步进延迟系统的逻辑控制和粗延迟量、细延迟量的计算；FPGA控制模块3接收高稳时钟信号，并产生发射触发时钟信号Tr_clk和接收触发时钟信号Rx_clk。细延迟电路4用于接收接收触发时钟信号Rx_clk，并产生步进延迟脉冲信号Rx_clkstep。其中，发射触发时钟信号Tr_clk用于触发雷达的发射机5工作，步进延迟脉冲信号Rx_clkstep用于触发超宽带雷达的接收机6工作。
[0044] 进一步参照图2，根据一些实施例，FPGA控制模块3包括：脉冲重复频率(RPF)产生模块31、计数控制模块32和触发时钟产生模块33。上述三个模块均接收高稳时钟信号。
[0045] PRF模块31根据预设置的PRF参数产生具有重复频率的脉冲信号，即PRF脉冲信号；重复频率的大小可根据系统要求由PRF参数设置，以满足不同系统的需求。计数控制模块32将预设置的延迟参数拆分为细延迟值和粗延迟值，其中粗延迟值包括发射延迟值和接收延迟值；优选地，发射延迟值为固定值，接收延迟值从0开始增大。触发时钟产生模块33还接收PRF脉冲信号，并根据发射延迟值和接收延迟值分别产生发射触发时钟信号Tr_clk和接收触发时钟信号Rx_clk。
[0046] 本发明实施例中的高精度步进延迟系统省去了一路发射通路的细延迟调节，通过FPGA控制模块3内部控制发射触发时钟信号Tr_clk和接收触发时钟信号Rx_clk的相对关系，可确保接收触发脉冲始终落后于发射触发脉冲，从而使得被采集的回波信号可获得完整的回波波形。
[0047] 进一步参照图3，根据一些实施例，细延迟电路4包括：双通道
数模转换器(DAC)44和主体电路。双通道DAC44用于根据细延迟值和预设的校准电压值，产生校准电压Vcal和斜坡信号Vdac_delay；主体电路用于产生步进延迟脉冲信号Rx_clkstep，该主体电路包括第一运算放大器41、第二运算放大器42和比较器43。
[0048] 在一个具体实施例中，延迟参数设置值的范围为0～65535，每一个值代表一个单位细延迟
数字量。细延迟值直接作为细延迟数值设置输出给细延迟电路的DAC44，用于产生斜坡信号，本实施例中为慢斜坡电平。而粗延迟值采用对晶振时钟周期计数来实现；其中发射延迟值采用固定值，在给的PRF参数的情况下，发射延迟值固定为高温时钟信号的2个高稳晶振时钟周期，而接收粗延迟值从0开始增大，这样可以确保接收时窗必然能够包含直达波。本实施例中，采用高稳晶振80MHz时钟周期作为粗延迟步长，此时粗延迟的单位延迟量为12.5ns，产生的发射触发时钟信号Tr_clk与接收触发时钟信号Rx_clk的相对
位置关系见下表所示。
[0049]序号 高4bit(粗延迟) Tr_clk超前Rx_clk(T0＝12.5ns)
1. 0 -2T0
2. 1 -1T0
3. 2 0T0
4. 3 1T0
5. 4 2T0
6. 5 3T0
7. 6 4T0
8. 7 5T0
9. 8 6T0
10. 9 7T0
11. 10 8T0
12. 11 9T0
13. 12 10T0
14. 13 11T0
15. 大于13 非法、不改变
[0050] 同时，本实施例中，延迟参数设置值高4位[15：12]作为接收粗延迟量，而低12位[11：0]为细延迟电路4中的DAC设置量。在一次工作过程中，延迟参数设置值由主控逻辑按采样点顺序控制不断更新，使得接收粗、细延迟值更新变化并完成等效采样。当PRF脉冲信号到达触发时钟产生模块时，该模块依据发射延迟值和接收延迟值分别产生发射触发时钟信号Tr_clk和接收触发时钟信号Rx_clk。发射触发时钟信号Tr_clk直
接触发雷达的发射机5工作；而接收触发时钟信号Rx_clk在触发接收机6之前，需经过细延迟电路4产生步进延迟脉冲信号Rx_clkstep，由步进延迟脉冲信号Rx_clkstep触发接收机6工作。
[0051] 本实施例中，细延迟电路4的精度达几个皮秒，细延迟电路4的作用是完成一个粗延迟内的精细延迟步进功能，使得粗延迟内部由细延迟
覆盖，且精度高。高精度细延迟经过N个单位步进延迟后，其延迟时窗刚好达到粗延迟的一个单位延迟量，本实施例中为12.5ns，细延迟单位步进量为3.05ps，那么经过4096次步进后，细延迟步进覆盖的时窗恰好等于12.5ns。本发明的实施例通过粗细延迟结合使用，从而获得了高精度、大延迟时窗效果，满足深层探测需求。
[0052] 根据一些实施例，参照图3，示出了细延迟电路4的具体结构。其中，第一运算放大器41的输入负端通过第一电阻R1连接斜坡信号Vdac_delay，且通过第二电阻R2连接接收触发时钟信号Rx_clk；第一运算放大器41的输入正端通过第三电阻R3连接参考电压Vref，且通过第四电阻R4接地；第一运算放大器41的输出端连接二极管D的正极，且通过第五电阻R5与第一运算放大器41的输入负端连接；二极管D的负极连接第一节点J1。
[0053] 第二运算放大器42的输入正端通过第六电阻R6连接校准电压Vcal；第二运算放大器42的输入负端依次通过第八电阻R8、第二节点J2和第十二电阻R12接地；第二运算放大器42的输出端通过第七电阻R7连接三极管T1的基极；三极管T1的发射极连接第二节点J2；三极管T1的集电极连接第一节点J1。
[0054] 比较器43的负输入端连接第一节点J1，且通过第一电容C1接地；比较器43的正输入端通过第十电阻R10连接参考电压Vref，且通过第十一电阻R11接地；比较器43的输出端通过并联的第二电容C2和第九电阻R9与比较器的负输入端连接，比较器43的输出端用于输出步进延迟脉冲信号Rx_clkstep。
[0055] 本发明的一个具体实施例中，参照图3和图4，首先通过双通道DAC44形成两部分功能，通道A产生校准电压Vcal，用于校准细延迟时窗，使得其能够准确覆盖到12.5ns；通道B产生步进延迟电平台阶Vdac_delay，形成慢斜坡以作为斜坡信号。在细延迟数值设置送到DAC的通道B后，此PRF周期内，将建立一个慢斜坡的比较电平DAC_Ln(n＝0，1，2，……)，随着接收触发时钟信号Rx_clk到达，在第一运算放大器41上将产生一个低电平脉冲输出，其低电平宽度与接收触发时钟信号Rx_clk的高电平宽度一致，该宽度与系统设计要求有关，至少能保证采集时窗大小。而第二运算放大器42、三极管T1及外围电阻形成恒流源结构。在第一运算放大器41被Rx_clk触发形成低电平脉冲输出期间，二极管D截止，第一电容C1通过恒流源放电，此过程中，节点J1的电压在比较器反相端上不断与同相端的设定电压L1(电压值固定，由参考电压Vref决定)进行比较输出，从而获得步进延迟脉冲信号Rx_clkstep。而DAC_L0至DAC_Ln输出就覆盖了整个细延迟的步进时窗大小。图4中的T为细延迟整个步进时窗，在给定晶振周期时，其值应等于晶振周期。
[0056] 细延迟单位步进延迟量大小由DAC44位数确定，其关系满足：
[0057] dV/dt＝I/C (1)
[0058] 式中dV/dt为单位步进延迟量；I为恒流源
电流，C为电容C1的大小。若DAC44满量程输出为4.095V，达到周期12.5ns的时窗需求，则通过调整恒流源电流I和电容C1就可以满足式(1)的要求。同样可获得单位步进延迟量大小为3.05ps。实际设计中，其校准过程则是在选用电容C1之后，通过双通道DAC44的通道A调整校准电压Vcal给恒流源，并测取该校准电压下的时窗是否达到了12.5ns大小。若不满足，则进一步调整校准电压Vcal，重复该过程直到满足。
[0059] 参照图5，为本发明实施例中各信号的时序关系图。由FPGA控制高精度步进延迟系统时序形成。图中，CLK是高稳时钟信号，提供给FPGA工作且为该高精度步进延迟系统的粗延迟大小。而PRF是由同步逻辑形成，其同步时钟为CLK，依据PRF参数设置获得不同重频的PRF输出，以此适应不同系统使用需求。FPGA内部产生步进延迟值DlyVal信息，该延迟值在每个PRF周期里进行更新遍历，直到全部样点采集完成。发射延迟值TrDly被设定为固定值D(D∈[0，15])，以晶振时钟周期为计数单位，由其确定发射触发时钟信号Tr_clk产生。步进延迟值DlyVal高4位形成RxDly，供形成接收粗延迟值使用，并由该RxDly值控制产生接收触发时钟信号Rx_clk。同时DlyVal低12位作为接收细延迟值输出给DAC通道B，以此输出比较电平DAC_Ln。从而配合细延迟电路产生步进延迟脉冲信号Rx_clkstep，以触发接收机6工作。
[0060] 参照图6，对本发明实施例中的高精度步进延迟系统进行步进延迟量测试，PC主机10与高精度步进延迟系统11相互通讯，高精度步进延迟系统11产生接收发射触发时钟信号Tr_clk和步进延迟脉冲信号Rx_clkstep，以上两种信号分别产生快沿脉冲信号12，发送给宽带示波器13。测试时，以发射触发时钟信号Tr_clk为参考，由宽带示波器13抓取记录接收步进延迟脉冲信号Rx_clkstep的步进抖动情况。参照图7，本发明的实施例得到的统计结果，其峰峰抖动在13.78ps以内。
[0061] 下面以80MHz时钟为例，说明该延迟系统校准具体实施过程。系统的校准是针对细延迟步进的最大时窗要满足粗延迟的单位延迟量大小而执行的操作要求。即，整个细延迟时窗大小要等于高稳晶振时钟周期大小，一个高稳晶振时钟周期就是单个粗延迟量。为满足此要求，需要通过校准来保证。校准过程则是通过调整恒流源的校准电压Vcal来调整恒流源电流I大小，以此调节细延迟的最大时窗，使得该结果满足式子(1)。第一电容C1的选定，可以按照式子(1)来计算，恒流源电流设定10mA，第一电容C1则可取68pF左右，使得等式成立。实际系统校准是通过调整校准电压Vcal来控制恒流源电流I大小，测量实际细时窗是否满足单位粗延迟大小，以此确定该校准是否达到要求。若不满足，则需重复该过程，重新设定不同的校准电压进行重新校准。
[0062] 系统设计的DAC为12位，编码值从0～4095，输出电平0～4.095V。单位粗延迟为12.5ns，则4095mV/12.5ns＝1mV/3.05ps，也就是一个DAC码字步进3.05ps。设定恒流源电流为10mA，则第一电容C1选可选68pF。校准时，原则上就是让恒流源电流达到10mA，相应细时窗最大正好能够覆盖到单位粗延迟12.5ns。按系统设计参数知，校准电压Vcal给定1.165V，再通过DAC所覆盖的细延迟时间窗来察看是否正好满足要求。在给定校准电压下，输出起始扫描位置DAC码字2076，测得接收触发时钟信号Rx_clk与发射触发时钟信号Tr_clk的相对时延位3.694ns；输出终止扫描位置DAC码字6171，测得接收触发时钟信号Rx_clk与发射触发时钟信号Tr_clk的相对时延为16.2178ns；可获得细延迟覆盖时间窗为12.532ns。测试几组，取平均值可得到时窗结果。当偏差大时，调整校准电压，重复测试过程，使其满足需要即可。
[0063] 综上，本发明获得了高精度、大时窗的步进延迟系统，解决了超宽带等效采样接收机的步进精度和时窗大小之间存在矛盾关系的问题。该步进延迟系统能够灵活、可控地进行校准，以确保多套系统的时窗一致性要求。同时为高精度雷达系统(例如探地雷达系统)提供了步进延迟解决方案，满足工程使用需求。
[0064] 以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何
修改、等同替换、改进等，均应包含在本发明的保护范围之内。
