本发明涉及信号处理，具体地说，涉及用于解检测(de-sense)接收信号的技术。

解检测是指接收机有意识地向接收信号中加入噪声，以便例如表征通信系统在存在不同噪声电平下运行的能力。解检测一般是在模拟域中进行，但是这种模拟解检测不支持向基于频率的信号信道的各个载波独立地加入噪声。
存在一些可提供解检测功能的数字下变频器(DDC)，它们在混频后但在进行信道化处理和自动增益控制(AGC)之前，在中频(1F)上的数字域中注入伪噪声(PN)序列，从而提供解检测功能，但是这些DDC不支持单独的对噪声电平的逐载波调整。
附图说明
从以下具体实施方式
部分、所附的权利要求和附图中将会清楚本发明的各个方面、特征和优点，在附图中相近的附图标记代表类似或相同的部件。
图1是根据本发明一个实施例的接收机的框图；图2是示出由图1的FPGA所实施的功能的框图；以及图3是根据本发明一个可能的实施例的图2的解检测电路的框图。

图1是根据本发明一个实施例的宽带接收机100的框图。接收机100可以用在无线通信网络的基站上，该网络例如是蜂窝电话网络，其具有多个经由中心局互连的基站。接收机100具有无线电处理器102和基带处理器104。
无线电处理器102接收从一个或多个无线单元(例如移动电话)通过空中传送而来的射频(RF)信号。在正常操作中，无线电处理器102一般接收由多个无线单元传送的多个RF信号，其中每个RF信号基于一种或多种特性，例如频率、定时、相位和/或编码而与其他RF信号相区别。无线电处理器102处理所接收的RF模拟信号，以向基带处理器104提供基带数字信号，然后基带处理器104进一步处理数字信号，并将得到的数字信号提供给无线通信网络中的另一个节点(例如中心局)。
如图1所示，无线电处理器102具有两组平行的前端电路，它们为接收机100提供信号处理分集。具体地说，无线电处理器102具有两个天线106、两个低噪声放大器(LNA)108、两个RF到IF转换器110、以及两个模数转换器(ADC)112。每个天线106接收一个复合(例如多载波)RF信号的不同版本，该复合RF信号对应于从多个无线单元传送的RF信号的组合，每个LNA 108放大对应的接收复合RF信号，每个RF到IF转换器110进行混频和滤波，以将放大后的接收复合RF信号转换到IF，并且每个ADC112使模拟IF信号数字化。
数字下变频器(DDC)114对来自ADC112的两个数字IF信号进行信道化、抽取(decimation)、匹配滤波和自动增益控制(AGC)，以为原始的接收复合RF信号中的每个不同载波生成不同的数字信号。这些数字信号被提供给现场可编程门阵列(FPGA)116，它例如根据公共协议无线电接口(CPRI)标准对数字信号进行解复用、解检测和格式化处理。
由FPGA 116产生的数字信号被提供给基带处理器104，它执行解调、解扩展、解交织和解码(118)中的一项或多项处理，以生成经由网络接口120被转发到网络的其他部分的数字信号。
图2是示出由图1的FPGA 116所实施的功能的框图。图1的DDC114生成串行数字数据流，其中与不同频率的信道(即，对应于原始的接收复合RF信号中的不同RF载波)和不同的接收天线相对应的数据被时分复用在串行流中。除了信道数据(即，用于每条信道和每个天线的同相(I)和正交(Q)数据)之外，串行流还包括在接收机100处测得的RSSI(接收信号强度指示)数据，该数据标识了在每个天线上每个不同的接收RF信道的信号强度(以dB为单位)。
DDC数据/RSSI解复用电路202解复用从DDC114接收的串行流，以向解检测电路208提供分离的I/Q数据流204和RSSI流206，再由解检测电路208向对应于不同RF信道的I/Q数据独立地加入具有指定电平的内部生成的噪声。所得到的解检测I/Q数据流210被提供给CPRI格式化/复用电路212，该电路对I/Q数据流210进行格式化和复用操作，以供图1的基带处理器104进一步处理。
图3是根据本发明一个可能实施例的图2的解检测电路208的框图。该具体实施例对应于以下情况，即接收的RF信号对应于两个不同的载波：载波0和载波1，其中每个天线(即，天线A和天线B)接收对应于两个载波的复合RF信号。
图3表示包含在从图2的解复用电路202输出的I/Q数据流204中的四组I和Q数据(对应于两个载波和两个天线)的时分复用。如图所示，I/Q数据流204包括在天线A处接收的载波0的I和Q分量的第一采样、接着是在天线B处接收的载波0的I和Q分量的第一采样、在天线A处接收的载波1的I和Q分量的第一采样、接着是在天线B处接收的载波1的I和Q分量的第一采样，依此类推，后面是在每个天线处接收的每个载波的后续采样。
根据该实施例，在解检测电路208中的某个电路被时分复用以处理这四组不同的数据。如下所述，该时分复用电路包括查找表(LUT)314、332、338和340，复用器304、326和336，加法/减法节点316、318和334，以及移位寄存器342。该时分复用电路被用来依次处理与数据I/Q、天线A/B和载波0/1的八个不同组合相对应的入组不同数据。
接口302将来自图2的解复用电路202的包含四组时分复用I/Q数据的I/Q数据流204提供给乘法器304，其中每个I和Q值用一个6比特有符号二进制数来表示。接口302还解复用RSSI流206，以形成四个分离的RSSI流(A0、B0、A1和B1)，每一个对应于一种不同的载波/天线组合。这些RSSI流中的每一个都被提供给复用器306和对应的求和节点308。每个求和节点308将存储在寄存器310中的从外部指定的衰减偏移值与对应的RSSI值相加。该偏移值的目的是在衰减器被用来增大图1的ADC112的动态范围时根据需要调整“原始的”RSSI值。从每个求和节点308产生的“补偿后”RSSI值也被提供给复用器306。
1比特控制信号312是一个时分复用信号，它控制复用器306依次为每个天线选择原始RSSI值或补偿后RSSI值。还有一个第二控制信号未在图3申明确示出，该第二控制信号控制复用器306依次选择与四组不同的I/Q数据相对应的RSSI值。(用于图3中其他复用器的类似的控制信号也没有在图中明确示出。)每个选定的RSSI值以12比特无符号二进制数的形式被提供给LUT 314、减法节点316以及求和节点318。
LUT 314是一个12比特乘以16比特的表，它将每个不同的可能的12比特RSSI数字值(RSSI)(代表dB)映射为与其对应的16比特线性值(RSSIlinear)，其中所述“比特无符号二进制值被扩展为符号位为0的17比特有符号二进制值。LUT314的映射对应于以下等式(1)：RSSIlinear=Q(10(RSSI*α+β20)),---(1)]]>其中α是从数字级到dB的转换因子(例如，0.235dB/级)，β是动态范围优化因子(例如120)，而Q(.)表示量化。所得到的17比特有符号RSSI值被施加于乘法器304，以缩放流204中的对应I/Q值。在图3中没有示出缓冲处理，一种缓冲处理是为了保证适当的I/Q值与对应的RSSI值相乘，另一种缓冲处理是为了保证其他组值在其他(例如，乘法器、求和及减法)节点上正确地同步。乘法器304基本上解除了(即，逆向处理)在图1的DDC114中执行的AGC处理。
复数PN序列发生器320产生四个复数的伪噪声序列322，每一个序列对应于载波0/1和天线A/B的每种组合。这四个PN序列322被施加在复用器324上，它选择适当的一个序列以6比特有符号二进制数的形式施加于乘法器326。在一种实现中，每个复数PN序列都是等于±9±9j的复数值的随机序列。
寄存器328包含为四个不同数据流(A0、B0、A1、B1)中的每一个所外部指定的噪声电平(用代表dB的数字级来表示)。四个不同的噪声电平施加在复用器330上，它选择适当的一个施加于LUT332和减法节点316。像LUT 314一样，LUT 332是一个(12比特乘以16比特)的表，该表将以dB为单位的每种不同的可能的直2比特噪声值映射为与其对应的16比特线性值，其中16比特无符号二进制值被扩展为符号位为0的17比特有符号二进制值。所得到的17比特有符号噪声值被施加到乘法器326，它对来自复用器324的相应PN序列值进行缩放。
根据乘法器326得到的模拟的23比特有符号而内部生成噪声值在求和节点334处与来自乘法器304的相对应的23比特有符号缩放后I/Q值相加。所得到的23比特有符号加噪缩放后I/Q值被施加到乘法器336。(注意，在该实现中，求和节点334的两个23比特输入的预期值的范围要保证求和结果不是24比特的值。)为了向基带处理器逊04提供适当的I/Q和RSSI值，已被乘法器304解除的AGC处理需要被重新完成。重新完成AGC处理的一种方式是，用乘法器304所采用的RSSI值相对于内部添加噪声的电平进行调整后与之对应的RSSI值，除以在求和节点334处生成的加噪缩放后I/Q数据。例如，当未缩放噪声的标准偏差等于I/Q输入的标准偏差时，如果x是乘法器304所采用的线性RSSI值，y是内部添加噪声值的线性表示，则重新完成AGC处理将包括用 除以加噪缩放后I/Q值。然而，除法运算实现起来(从复杂性、处理时间和/或布局设计角度)一般很昂贵。
相反，使用某一具体除数值的除法可以通过用该除数值的倒数(即，逆)相乘来实现。如下面段落所描述的，解检测电路208利用了这种数学关系，通过适当的(逆缩放)乘法运算和相应的移位运算的组合来实现除法功能，从而重新完成AGC处理。举个例子，在十进制域中，除以2可以用乘以5并且向右移动一个十进制位置(相当于在十进制域中除以10)来实现。因而，6除以2可被实现为((6乘以5)紧接着十进制右移一位)。
在图3中，减法节点316从来自复用器306的选定RSSI值(以dB为单位的RSSI)中减去来自复用器330的选定噪声电平(以dB为单位的Noise)，以生成与减去添加的内部噪声后的RSSI电平相对应的13比特有符号数据，该数据被施加到LUT 338。LUT 338是一个(13比特乘以12比特的)表，该表将以dB为单位的每个不同的可能的13比特减噪RSSI值映射为对应的12比特值，该12比特值代表了以dB为单位的调整后信噪比(adjusted_SNR)。LUT 338的映射对应于以下等式：adjusted_SNR=Q(10log10(1+10(-SNR/10))α),---(2)]]>其中，SNR＝(RSSI-Noise)*α。
LUT 338决定为了针对内部添加的噪声进行调整，与施加在乘法器304上的二进制RSSI值相对应的除数值需要改变多少(以代表dB的数字级为单位)。该调整后的SNR值在求和节点318上与来自复用器306的选定RSSI值相加，以生成对应于新RSSI值的12比特无符号数据，该数据被施加到LUT340。
LUT 340是(12比特乘以16比特)的表，该表将每个不同的可能的12比特新RSSI值映射为与该新RSSI值的逆相对应的16比特二进制值，其中16比特无符号二进制值被扩展为符号位为0的17比特有符号二进制值(inverse)。LUT 340可被认为是从以dB为单位的RSSI值到线性RSSI值的第一映射(例如根据等式(1))和从线性RSSI值到代表线性RSSI值的倒数的二进制值的第二映射的组合。LUT 340的映射对应于以下等式(3)：inverse=Q(216-110(RSSInew*α+β20))---(3)]]>乘法器336用来自LUT340的逆值乘以来自求和节点334的加噪缩放后I/Q数据，并且移位器342对得到的40比特有符号数据执行16位算术右移。移位器342产生的数据的6个LSB对应于被提供给图2的CPRI格式化/复用电路212的I/Q数据流210。
如上所述，图3的解检测电路208使得四组不同数据(对应于天线A/B和载波0/1的四种不同组合)中的每一组都能够拥有自己唯一的内部添加噪声的电平。这样一束，解检测电路208除了提供具有天线相关性的解检测能力外，还提供了具有信道相关性的解检测能力。
LUT 314和LUT 332之间的一个区别就在于LUT332中的第0项被零值占据。这样就通过在噪声寄存器328中存储零，使得在求和节点334处的加性噪声分量可以被有选择地关闭(例如，当不想进行解检测时)。噪声寄存器328中的这些零值将在部件316、318、336、338、340和342中产生期望的结果。
虽然本发明是描述在具体实施方式的上下文中，但是其他实施方式也是可能的。例如，其他实施方式可被设计为不同于2的载波数量和/或不同于2的接收天线数量(包括1个)。
虽然图3的实施方式依赖于某个电路的时分复用，但是本发明也可以使用该电路的多个实例来实现，其中每一组不同的处理数据就有一个电路实例。
虽然在描述本发明的具体实施方式的上下文中，解检测电路具有特定比特长度和类型(即，有符号/无符号)的不同二进制数据值，但是本领域的技术人员将会理解：本发明也可以实现在具有不同比特长度和/或类型的数据的上下文中。这同样适用于不同LUT的移位寄存器的大小。此外，可以利用实现对应于LUT(例如，等式(1)、(2)和/或(3))的闭合式表达的电路来实现一个或多个LUT的功能。
虽然本发明已被描述在利用FPGA来实现解检测以及其他功能(即，解复用和CPRI格式化)的接收机的上下文中，但是在其他实施方式中，也可以使用其他类型的处理器来实现这些功能中的一项或多项，包括专用集成电路(ASIC)、微处理器、掩码可编程门阵列(MPGA)和/或其他可编程逻辑器件(PLD)。
本发明的实施方式可被实现为基于电路的处理过程，包括在单个集成电路(例如ASIC或FPGA)、多芯片模块、单卡、或多卡电路包上可能的实施方式。本领域的技术人员将会清楚，也可以用软件程序将电路部件的各种功能实现为处理步骤。这样的软件例如可以被用在数字信号处理器、微控制器或通用计算机中。
还可以理解的是，为了解释本发明的本质已经描述并图示了多个部分的细节、材料和布局，但本领域的技术人员可以对此作出各种改变，而不会偏离在权利要求中表述的本发明的范围。