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一种应用于8位灰度图像匹配的高性能并行乘加电路

阅读:12发布:2021-09-18

专利汇可以提供一种应用于8位灰度图像匹配的高性能并行乘加电路专利检索,专利查询,专利分析的服务。并且本 发明 属于 硬件 设计技术领域,具体涉及一种应用于8位灰度图像匹配的高性能并行乘加 电路 。本发明的电路包括 配对 电路、数据组合电路、XtremeDSP、数据拆分电路和累加电路。解决了 现有技术 中积相关匹配电路使用过多DSP资源的技术问题,在占用传统电路一半DSP资源的情况下获得与传统电路相同的并行乘加运算性能。,下面是一种应用于8位灰度图像匹配的高性能并行乘加电路专利的具体信息内容。

1.一种应用于8位灰度图像匹配的高性能并行乘加电路,包括配对电路、和累加电路,其特征在于:还包括数据组合电路、XtremeDSP和数据拆分电路;
配对电路形成小图和大图中与小图相同大小的相关子图的对应点对;
数据组合电路对每一个对应点对,形成一个25位数据和一个18位数据,对于所述25位数据:第7位至第0位为相关子图像素点灰度值,第15位至第8位置零值,第23位至第
16位为小图像素点灰度值,第24位为符号位;对于所述18位数据:第7位至第0位为相关子图像素点灰度值,第16位至第8位置零值,第17位为符号位;
数据组合电路组合而成的25位数据和18位数据输入至XtremeDSP硬核的乘法输入端,输出一个42位数据;
数据拆分电路将所述42位数据拆分成三个数据:1#数据为第15位到第0位数据,2#数据为第31位到第16位数据,3#数据为第41位至到第32位数据;
加和累加电路分别对每一个对应点对的1#数据进行加和累加、对每一个对应点对的
2#数据进行加和累加。
2.根据权利要求1所述的一种应用于8位灰度图像匹配的高性能并行乘加电路,其特征在于:
配对电路从小图和大图的相关子图的缓存区内按照行的顺序每次取出两个对应行的图像数据点,设取出小图第i行Bi0Bi1Bi2…Bin-2Bin-1和相关子图第i行按照点对应关系配成n对对应点对(Aij,Bij),0≤j<n;
配对电路产生的对应点对输出至数据组合电路,在数据组合电路中,形成两个组合数据Vij和Uij:Vij包括25位数据,第7位至第0位为相关子图像素点灰度值Aij,第15位至第
8位置零值,第23位至第16位为小图像素点灰度值Bij,第24位为符号位;Uij包括18位数据,第7位至第0位为相关子图像素点灰度值Aij,第16位至第8位置零值,第17位为符号位;
将Vij和Uij输入到第i个XtremeDSP硬核的乘法输入端,得到有符号的42位结果Pij;
将42位Pij输入到数据拆分电路进行拆分:第15位到第0位数据同步输出Tij,第31位到第16位数据同步输出Sij,Sij=Aij×Bij;第41位至到第32位作悬空处理;
数据Sij和Tij分别输出至加和累加电路进行加和累加,分别得到 和

说明书全文

一种应用于8位灰度图像匹配的高性能并行乘加电路

技术领域

[0001] 本发明属于硬件设计技术领域,具体涉及一种应用于8位灰度图像匹配的高性能并行乘加电路。

背景技术

[0002] 在图像处理模式识别和信息搜索等众多领域,都需要对图像进行匹配运算,来考察图像的相关性,其中,8位灰度图像是最常见的图像格式。对于匹配算法,常用的有绝对差、均方差和积相关等多种,在这些算法中,积相关匹配算法具有精度高、适应性强、鲁棒性好等优点,得到了广泛应用。在工程实践中多采用去均值归一化积相关。
[0003] 积相关图像匹配运算是指针对一大一小两幅目标图像文件,遍历计算小图与大图中所有和小图大小相同的相关子图之间的归一化积相关系数。设大图和小图基于灰度的数字化二维矩阵分别为A[M][N]和B[m][n],其中M>m,N>n,则归一化积相关系数由式(1)确定:
[0004]
[0005] 其中u∈[0,M-m+1)、v∈[0,N-n+1), 和 是相关子图和小图的灰度均值:
[0006]
[0007]
[0008] 为保证积相关算法精度,通常将式(1)-(3)转化为式(4):
[0009]
[0010] 从式(4)可以看出,积相关算法的计算量很大,主要计算量集中在数目可观的乘法累加运算上,极为耗时。因此,在一些实时性要求很高场合,必须利用高端FPGA搭建足够多的并行乘加电路来快速实现积相关算法,传统的FPGA积相关运算电路架构如附图1所示。
[0011] 在附图1中的积相关匹配电路中,并行乘加模负责计算两个部分的内[0012]
[0013] 在高端FPGA芯片中,都有专用于乘加运算的固化电路(DSP硬核),不过数目有限,是FPGA中最宝贵的资源之一。传统的FPGA积相关运算电路中利用DSP搭建的并行乘加电路如附图2所示。在FPGA积相关运算电路设计中,通常并行数越多,计算速度越快。从图2中可以看出,并行乘加电路的并行数取决于FPGA中的DSP的个数。为了实现高性能并行,现有技术中的积相关匹配电路需要使用数目较多的DSP资源。

发明内容

[0014] 本发明需要解决的技术问题为:现有技术中的积相关匹配电路需要使用过多的DSP资源。
[0015] 本发明的技术方案如下所述:
[0016] 一种应用于8位灰度图像匹配的高性能并行乘加电路,包括配对电路、和累加电路,还包括数据组合电路、XtremeDSP和数据拆分电路;
[0017] 配对电路形成小图和大图中与小图相同大小的相关子图的对应点对;
[0018] 数据组合电路对每一个对应点对,形成一个25位数据和一个18位数据,对于所述25位数据:第7位至第0位为相关子图像素点灰度值,第15位至第8位置零值,第23位至第16位为小图像素点灰度值,第24位为符号位;对于所述18位数据:第7位至第0位为相关子图像素点灰度值,第16位至第8位置零值,第17位为符号位;
[0019] 数据组合电路组合而成的25位数据和18位数据输入至XtremeDSP硬核的乘法输入端,输出一个42位数据;
[0020] 数据拆分电路将所述42位数据拆分成三个数据:1#数据为第15位到第0位数据,2#数据为第31位到第16位数据,3#数据为第41位至到第32位数据;
[0021] 加和累加电路分别对每一个对应点对的1#数据进行加和累加、对每一个对应点对的2#数据进行加和累加。
[0022] 作为优选方案,
[0023] 配对电路从小图和大图的相关子图的缓存区内按照行的顺序每次取出两个对应行的图像数据点,设取出小图第i行Bi0Bi1Bi2…Bin-2Bin-1和相关子图第i行按照点对应关系配成n对对应点对(Aij,Bij),0≤j<n;
[0024] 配对电路产生的对应点对输出至数据组合电路,在数据组合电路中,形成两个组合数据Vij和Uij:Vij包括25位数据,第7位至第0位为相关子图像素点灰度值Aij,第15位至第8位置零值,第23位至第16位为小图像素点灰度值Bij,第24位为符号位;Uij包括18位数据,第7位至第0位为相关子图像素点灰度值Aij,第16位至第8位置零值,第17位为符号位;
[0025] 将Vij和Uij输入到第i个XtremeDSP硬核的乘法输入端,得到有符号的42位结果Pij;
[0026] 将42位Pij输入到数据拆分电路进行拆分:第15位到第0位数据同步输出Tij,第31位到第16位数据同步输出Sij,Sij=Aij×Bij;第41位至到第32位作悬空处理;
[0027] 数据Sij和Tij分别输出至加和累加电路进行加和累加,分别得到和
[0028] 本发明的有益效果为:
[0029] 1)在8位灰度图像匹配运算中,本发明的一种应用于8位灰度图像匹配的高性能并行乘加电路可以在占用传统电路一半DSP资源的情况下获得与传统电路相同的并行乘加运算性能,节约下的DSP资源可用于增加并行路数或其他复杂计算应用,有助于提升整体电路性能;
[0030] 3)新的并行乘加电路模块的对外接口与传统的并行乘加电路完全相同,兼容于传统并行乘加电路,便于修改移植。

附图说明

[0031] 图1为现有技术中FPGA积相关匹配电路实现架构;
[0032] 图2为现有技术中利用DSP搭建的并行乘加电路;
[0033] 图3为本发明的高性能并行乘加电路示意图;
[0034] 图4为本发明的高性能并行乘加电路中的数据组合电路示意图;
[0035] 图5为本发明中基于数据组合电路生成的组合数据Vij与Uij示意图;
[0036] 图6为本发明中高性能并行乘加电路乘积结果数据Pj组成示意图;
[0037] 图7为本发明中高性能并行乘加电路中的数据拆分电路示意图;
[0038] 图8为本发明中XtremeDSP架构图。

具体实施方式

[0039] 下面结合附图和实施例对本发明的一种应用于8位灰度图像匹配的高性能并行乘加电路进行详细说明。
[0040] 本发明的一种应用于8位灰度图像匹配的高性能并行乘加电路包括配对电路、数据组合电路、XtremeDSP、数据拆分电路和加和累加电路。
[0041] 设小图和与其匹配的大图的相关子图的大小为m*n,当开始对小图Bmn和相关子图Auv进行匹配运算时,配对电路从小图和相关子图的缓存区内按照行的顺序每次取出两个对应行的图像数据点,设取出小图第i行Bi0Bi1Bi2…Bin-2Bin-1和相关子图第i行按照点对应关系配成n对对应点对(Aij,Bij),(0≤j<n),即(Ai0,Bi0)、(Ai1,Bi1)、……、(Ain-1,Bin-1)。
[0042] 配对电路产生的对应点对输出至图4所示数据组合电路,在数据组合电路中,形成两个组合数据Vij和Uij:Vij包括25位数据,第7位至第0位为相关子图像素点灰度值Aij,第15位至第8位置零值,第23位至第16位为小图像素点灰度值Bij,第24位为符号位;Uij包括18位数据,第7位至第0位为相关子图像素点灰度值Aij,第16位至第8位置零值,第17位为符号位。
[0043] 将Vij和Uij输入到第i个XtremeDSP硬核的乘法输入端,过XtremeDSP的25位*18位乘法器运算后,一个有符号的25bit数值Vij和一个有符号的18bit数值Uij乘积将得到有符号的42位结果Pij。由前述的Vij和Uij数值组成可知,由于Vij的第15位到第8位为0,乘积结果Pij的数值组成如图6所示:第15位到第0位将是 的计算值,第31位到第16位将是Aij×Bij的计算值,第40位到第32位为0,第41位为符号位。
[0044] 由图6可以看出,通过一个XtremeDSP的一次乘积运算,小图和相关子图对应点的乘积Aij×Bij及相关子图对应点的平方 这两个关键计算值都已经在结果Pij的对应位处计算出来,将42位Pij输入到图7所示数据拆分电路中,根据图6的数据结构对Pij进行拆分:第15位到第0位数据同步输出Tij, 第31位到第16位数据同步输出Sij,Sij=Aij×Bij;第41位至到第32位作悬空处理。
[0045] 数据Sij和Tij分别输出至各自的加和累加电路,分别得到 和
[0046] 本发明的方法在同样的计算量的条件下只使用了传统电路一半的DSP资源,节约下的DSP资源可用于增加并行路数或其他复杂计算应用,有助于提升整体电路性能。
[0047] 本实施例所述配对电路、数据组合电路、数据拆分电路和加和累加电路依据本申请的描述可通过多种形式实现,为本领域技术人员公知常识。
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