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细步进超宽带捷变频低杂散低相噪频率合成器

阅读:853发布:2021-01-17

专利汇可以提供细步进超宽带捷变频低杂散低相噪频率合成器专利检索,专利查询,专利分析的服务。并且本 发明 涉及一种细步进超宽带捷变频低杂散低相噪 频率 合成器。如 附图 所示。采用FPGA实时运算控制、直接数字频率合成及精确分段频率合成三种技术来实现。通过FPGA自身高速运算及查表实现细步进捷变频控制;运用直接数字频率合成技术,使频率合成器具有频率高 分辨率 特性;运用基于大量测试和计算的精确分段频率合成技术,将窄带基频进行多次分段混频实现超宽频带全 覆盖 ,有效抑制杂散和 相位 噪声恶化,同时保留DDS技术的高切换速率和高分辨率。本细步进超宽带捷变频低杂散低相噪频率合成器,具有编程简单,控制精确,运算快,系统适应能 力 好,对外部系统控制要求低等优点,指标完全满足多型新体制雷达需求,可作为雷达通用频率合成器使用。,下面是细步进超宽带捷变频低杂散低相噪频率合成器专利的具体信息内容。

1.一种细步进超宽带捷变频低杂散低相噪频率合成器,其特征在于:
a.采用现场可编程器件调用可编程乘法器、可编程除法器和多级移位寄存器,实现高速多位数小数运算和实时控制,编程调用所述的多级移位寄存器对累加器步长和时钟频率的比值进行归一化,先将32位相位累加器向左位移34位,再将位移后的值与时钟频率值的比值取整,得到一个归一化常数,再调用乘法器将此常数与计算出的频率中间值相乘,取乘法结果的高32位得到DDS需要的频率控制字;根据分段混频的分段形式,调用比较器,按照
1Hz-10GHz范围内每100MHz一段对频率实际值进行分段,采用不同的运算公式,得到一个可用于后续计算的频率中间值,并且根据分段生成分段混频电路控制信号
b.采用高精度DDS芯片,在1GHz时钟下,实现频率细步进低至0.23Hz;
c.分段式频率合成技术,采用经过大量测试和计算的精确分段式频率合成技术,采用直接混频方式,将1Hz-0.2GHz的信号先后与2/2.1/2.2/5/9.5GHz的5种本振信号上变频得到1.8-3.2GHz的信号,取其中2-3GHz为基础频段,与7/9/10/11/12GHz的5种本振混频得到0.2-1.8GHz、5-6.2GHz、6.2-10GHz的信号,取6.4-10GHz信号段2分频得到3.2-5GHz,从而覆盖1Hz-10GHz全频带。

说明书全文

细步进超宽带捷变频低杂散低相噪频率合成器

技术领域

[0001] 本发明涉及一种细步进超宽带捷变频低杂散低相噪频率合成器涉及技术。本发明基于FPGA加直接数字频率合成(DDS)技术,通过FPGA的编程实现任意高速运算的功能,从而可以不再需要DSP或CPU等慢速辅助芯片进行运算来得到控制字,控制单元直接发送实际的频率值和功率值,可以简化雷达系统控制单元,使控制字简单直观发送快捷,大大缩短系统跳频时间,从而实现对细步进超宽带捷变频频率合成器的灵活、实时计算和高速控制,实现频率合成器各种复杂灵活的工作模式,完成细步进、捷变频信号的产生,在通过分段式频率合成技术,完成细步进超宽带捷变频低杂散低相噪频率合成器。

背景技术

[0002] 新体制多功能雷达对频率合成器的指标提出了更高要求,特别是对控制方式、带宽、频率步进、跳频时间、杂散、相位噪声指标有着更严格的要求。传统的直接合成模拟式频率合成器和窄带直接式数字频率合成技术需要雷达系统通过DSP芯片或CPU芯片进行查表运算将结果(控制字和各种控制码)发送给频率合成器,实现频率合成器的信号产生和各种混频单元的控制,这种方式运算速度慢,需要多个控制单元,控制方式复杂,造成整个雷达系统跳频时间慢。而且传统频率合成器由于控制单元和混频分段的限制,带宽一般都很难做到从低频1Hz到高频10GHz跨越多个倍频程范围,同时在此超宽带条件下满足快跳频、低杂散、低相噪指标。因此传统的直接合成模拟式频率合成器和窄带直接式数字频率合成技术很难满足新型雷达系统的需要,迫切需要一种控制方式简便的细步进超宽带捷变频且低杂散低相噪的新型频率合成器。

发明内容

[0003] 本发明采用FPGA实时运算自查表控制,基于直接数字频率合成以及精确分段频率合成技术来实现细步进超宽带捷变频低杂散低相噪频率合成器。通过复杂的编程实现基于FPGA的多位数小数运算,从而实现通过FPGA高速运算来完成无需外部运算控制的细步进捷变频频率控制,大大提高和改善了频率合成器的控制方式,频率跳变速度和实时响应能,在雷达系统中应用时能大大缩短整个系统的跳频时间;采用直接数字频率合成技术,使得频率合成器具有频率分辨率高特性,从而实现了频率合成器细步进基频信号产生功能;通过基于大量测试和精确计算实现的精确的分段式频率合成技术,将基频进行多次开关切换分段滤波混频和,有效抑制了杂散和相位噪声恶化,并且实现频带任意扩展,最终输出超宽带低杂散低相噪信号。最终输出信号实现在1Hz-10GHz之间可任意变频,跳频时间小于1.2μS,杂散小于-70dBc,相位噪声小于@10GHz-120dBc/Hz@1KHz,输出功率范围为-50dBm-+15dBm可控。附图说明
[0004] 图1为细步进超宽带捷变频频率合成器设计原理图;
[0005] 图2为基于FPGA快速运算功能实现高速控制和快速捷变频技术原理图。

具体实施方式

[0006] 1、采用FPGA作为高速运算和实时控制单元,用VHDL语言编写程序,完成下列工作:通过接收外部命令(包括输出信号的频率实际值、输出信号的功率实际值),经过FPGA的编程运算,包括对系统发送来的频率值和功率值。a)根据分段混频的分段形式,调用比较器,按照1Hz-10GHz范围内每100MHz一段对频率实际值进行分段,采用不同的运算公式,得到一个可用于后续计算的频率中间值,并且根据分段生成分段混频电路控制信号。具体分段以及运算得到频率中间值方法如下:
[0007] ●如果频率实际值大于等于1Hz且小于等于200MHz,则频率中间值等于频率实际值;
[0008] ●如果频率实际值大于等于1800MHz且小于2300MHz,则生成一个混频基准组查找表:
[0009] i.如果频率实际值大于等于1800MHz且小于1900MHz,则频率中间值等于2GHz减去频率实际值;
[0010] ii.如果频率实际值大于等于1900MHz且小于2000MHz,则频率中间值等于2.1GHz减去频率实际值;
[0011] iii.如果频率实际值大于等于2000MHz且小于2100MHz,则频率中间值等于2.2GHz减去频率实际值;
[0012] iv.如果频率实际值大于等于2100MHz且小于2200MHz,则频率中间值等于频率实际值减去2GHz;
[0013] v.如果频率实际值大于等于2200MHz且小于2300MHz,则频率中间值等于频率实际值减去2.1GHz;
[0014] vi.如果频率实际值大于等于1800MHz且小于1900MHz,则频率中间值等于2GHz减去频率实际值;
[0015] vii.如果频率实际值大于等于1900MHz且小于2000MHz,则频率中间值等于2.1GHz减去频率实际值;
[0016] viii.如果频率实际值大于等于2000MHz且小于2100MHz,则频率中间值等于2.2GHz减去频率实际值;
[0017] ix.如果频率实际值大于等于2100MHz且小于2200MHz,则频率中间值等于频率实际值减去2GHz;
[0018] x.如果频率实际值大于等于2200MHz且小于2300MHz,则频率中间值等于频率实际值减去2.1GHz;
[0019] ●如果频率实际值大于等于200MHz且小于1800MHz或频率实际值大于等于2300MHz且小于10000MHz,则需进行进一步运算,使频率实际值转化为一个值大于等于
1800MHz且小于2300MHz的查表中间值,再在混频基准组查找表中查表得出最后的频率中间值。
[0020] i.如果频率实际值大于等于200MHz且小于300MHz,则查表中间值等于频率实际值加上2GHz;
[0021] ii.如果频率实际值大于等于300MHz且小于700MHz,则查表中间值等于2.5GHz减去频率实际值;
[0022] iii.如果频率实际值大于等于700MHz且小于1000MHz,则查表中间值等于3GHz减去频率实际值;
[0023] iv.如果频率实际值大于等于1000MHz且小于1300MHz,则查表中间值等于频率实际值加上1GHz;
[0024] v.如果频率实际值大于等于1300MHz且小于1700MHz,则查表中间值等于3.5GHz减去频率实际值;
[0025] vi.如果实际值大于等于1700MHz且小于1800MHz,则查表中间值等于4GHz减去频率实际值;
[0026] vii.如果频率实际值大于等于2300MHz且小于27000MHz,则查表中间值等于4.5GHz减去频率实际值;
[0027] viii.如果频率实际值大于等于2700MHz且小于等于3200MHz,则查表中间值等于5GHz减去频率实际值;
[0028] ix.如果频率实际值大于等于6200MHz且小于6300MHz,则查表中间值等于频率实际值减去4GHz;
[0029] x.如果频率实际值大于等于6300MHz且小于6700MHz,则查表中间值等于频率实际值减去4.5GHz;
[0030] xi.如果频率实际值大于等于6700MHz且小于7000MHz,则查表中间值等于9GHz减去频率实际值;
[0031] xii.如果频率实际值大于等于7000MHz且小于7300MHz,则查表中间值等于频率实际值减去5GHz;
[0032] xiii.如果频率实际值大于等于7300MHz且小于7700MHz,则查表中间值等于频率实际值减去5.5GHz;
[0033] xiv.如果频率实际值大于等于7700MHz且小于8000MHz,则查表中间值等于10GHz减去频率实际值;
[0034] xv.如果频率实际值大于等于8000MHz且小于8300MHz,则查表中间值等于频率实际值减去6GHz;
[0035] xvi.如果频率实际值大于等于8300MHz且小于8700MHz,则查表中间值等于频率实际值减去6.5GHz;
[0036] xvii.如果频率实际值大于等于8700MHz且小于9000MHz,则查表中间值等于11GHz减去频率实际值;
[0037] xviii.如果频率实际值大于等于9000MHz且小于9300MHz,则查表中间值等于频率实际值减去7GHz;
[0038] xix.如果频率实际值大于等于9300MHz且小于9700MHz,则查表中间值等于频率实际值减去7.5GHz;
[0039] xx.如果频率实际值大于等于9700MHz且小于10000MHz,则查表中间值等于12GHz减去频率实际值;
[0040] xxi.如果频率实际值乘以2大于等于6200MHz且小于6300MHz,则查表中间值等于频率实际值乘以2减去4GHz;
[0041] xxii.如果频率实际值乘以2大于等于6300MHz且小于6700MHz,则查表中间值等于频率实际值减乘以2去4.5GHz;
[0042] xxiii.如果频率实际值乘以2大于等于6700MHz且小于7000MHz,则查表中间值等于9GHz减去频率实际值乘以2;
[0043] xxiv.如果频率实际值乘以2大于等于7000MHz且小于7300MHz,则查表中间值等于频率实际值减乘以2去5GHz;
[0044] xxv.如果频率实际值乘以2大于等于7300MHz且小于7700MHz,则查表中间值等于频率实际值乘以2减去5.5GHz;
[0045] xxvi.如果频率实际值乘以2大于等于7700MHz且小于8000MHz,则查表中间值等于10GHz减去频率实际值乘以2;
[0046] xxvii.如果频率实际值乘以2大于等于8000MHz且小于8300MHz,则查表中间值等于频率实际值乘以2减去6GHz;
[0047] xxviii.如果频率实际值乘以2大于等于8300MHz且小于8700MHz,则查表中间值等于频率实际值乘以2减去6.5GHz;
[0048] xxix.如果频率实际值乘以2大于等于8700MHz且小于9000MHz,则查表中间值等于11GHz减去频率实际值乘以2;
[0049] xxx.如果频率实际值乘以2大于等于9000MHz且小于9300MHz,则查表中间值等于频率实际值乘以2减去7GHz;
[0050] xxxi.如果频率实际值乘以2大于等于9300MHz且小于9700MHz,则查表中间值等于频率实际值乘以2减去7.5GHz;
[0051] xxxii.如果频率实际值乘以2大于等于9700MHz且小于10000MHz,则查表中间值等于12GHz减去频率实际值乘以2;
[0052] b)由于FPGA无法进行多位数的小数运算,所以编程调用移位寄存器对累加器步长和时钟频率的比值进行归一化,先将2^32(32位相位累加器)向左位移34位,再将位移后的值与时钟频率(精确到Hz)值的比值取整,得到一个归一化常数,再调用乘法器将此常数与计算出的频率中间值相乘,取乘法结果的高32位得到DDS需要的频率控制字,从而能够使DDS芯片产生快速捷变频信号。
[0053] c)功率实际值同样经过FPGA的编程运算,调用乘法器用多次移位倍频的方法来完成基于FPGA的小数乘除法运算,得到DDS需要的功率控制字。
[0054] 2、采用高精度DDS芯片,在1GHz时钟下,实现频率细步进,频率步进达到0.23Hz。
[0055] 3、采用精确的分段式频率合成技术,具体实现方法如下:
[0056] ●将100MHz基频信号送谐波发生器得到1GHz,2GHz,2.1GHz,2.2GHz,5GHz,7GHz,9GHz,9.5GHz,10GHz,11GHz,12GHz的信号,1GHz输出为DDS时钟信号,2GHz、2.1GHz、
2.2GHz、5GHz、7GHz、9GHz、9.5GHz、10GHz、11GHz和12GHz输出均为变频本振
[0057] ●DDS产生步进为0.23Hz的1Hz-0.2GHz信号,该频段杂散在-70dBc以下,一路直接输出,另一路送上变频用;
[0058] ●2/2.1/2.2GHz三选一输出与小步进0.1-0.2GHz的信号分别混频得到1.8-2.3GHz的信号;
[0059] ●得到的1.8-2.3GHz信号通过一个二选一开关选通,一路直接输出,另一路与5GHz本振信号混频得到2.7-3.2GHz和6.8-7.3GHz信号;6.8-7.3GHz信号再与PDRO产生的9.5GHz下变频得到2.2-2.7GHz;
[0060] ●1.8-2.3GHz、2.2-2.7GHz与2.7-3.2GHz的信号 通过三选 一开关合 成1.8-3.2GHz的信号,再通过二选一开关,一路1.8-2.3G信号直接输出,另一路选通2-3G信号与9G/10G/11G/12G四选一输出本振信号混频,得到的6.2-10G信号通过四选一开关合成一路;
[0061] ●6.2-10G信号通过一个三选一开关,一路6.2-10G信号直接输出;一路选通6.4-10G信号进行二分频得到3.2-5G信号输出;第三路选通8-9.8G与10G本振信号混频得到0.2-2G信号;
[0062] 0.2-2G信号通过一个二选一开关,一路选通0.2-1.8G信号直接输出,另一路选通0.8-2G信号与7GHz本振信号混频得到5-6.2GHz信号直接输出。
[0063] 4、输出信号实现在1Hz-10GHz之间可任意变频,跳频时间达到1.2μS,杂散小于-70dBc,相位噪声小于@10GHz-120dBc/Hz@1KHz,输出功率范围为-50dBm-+15dBm可控。
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