技术领域
[0001] 本
发明涉及
信号完整性测试技术领域，具体涉及一种FPGA加速卡高速接口SI测试控制装置、系统及方法。
背景技术
[0002]
人工智能是目前最前沿热
门技术之一，基于SOC器件的FPGA加速卡因其
高性能计算能
力在人工智能领域得到广泛应用，集合了处理器
软件及FPGA
硬件的可编程SOC器件，为实现人工智能技术提供了有力的
支撑。SOC器件有效提升了系统的集成度、性能、灵活性、可扩展性，允许设计者根据不同应用场景，灵活地添加不同的外设及硬件加速器，从而达到最优化和差异性目标。丰富的外设及高速接口优势也意味着，对FPGA加速卡硬件设计及信号完整性的需求越来越高。
[0003] 信号完整性是对于
电子信号
质量的一系列度量标准，通常是指高速PCB中由于高速信号布线、元器件布局、电源质量等多种因素相互作用，最终使信号产生扭曲畸变的一种现象。通常FPGA加速卡的高速接口包括DDR、USB、PCIE、以太网口等。USB作为一种外部总线标准，用于规范电脑与外部设备的连接和通讯。计算机技术高速发展推动着总线标准的提升，目前超高速接口USB3.0的传输速率可达到5Gbps。对于这种高速接口，信号完整性测试是保证硬件产品质量的重要环节。
[0004] 目前常规的方法是通过示波器测试USB接口的信号完整性，将示波器
探头通过治具连接到待测的USB接口。其中USB3.0 TX测试需要待测USB接口发送符合标准的多种码型包(至少包括CP0、CP1、LFPS三种pattern)，再通过示波器测试眼图来完成测试。以往
服务器产品的USB接口SI测试可以通过定制BIOS配置发包码型，而对于FPGA加速卡目前没有针对于USB接口SI测试的特定发包控制工具，现行方法是通过写SOC芯片内部寄存器配置发包完成测试。写SOC器件内部寄存器配置USB
控制器发包的方法，采用完全人工操作，自动化程度低。由于测试人员不熟悉芯片内部结构及寄存器配置，操作复杂极易出错，严重影响项目测试进度。且往往需研发人员现场指导，增加了人力成本。
发明内容
[0005] 针对写SOC器件内部寄存器配置USB控制器发包的方法，采用完全人工操作，自动化程度低。由于测试人员不熟悉芯片内部结构及寄存器配置，操作复杂极易出错，严重影响项目测试进度。且往往需研发人员现场指导，增加了人力成本的问题，本发明提供一种FPGA加速卡高速接口SI测试控制装置、系统及方法。
[0006] 本发明提供的技术方案是：
[0007] 一方面，本发明技术方案提供一种FPGA加速卡高速接口SI测试控制装置，基于SOC器件的FPGA加速卡的高速接口的SI测试控制装置，包括用户交互接口和高速接口控制器，所述的用户交互接口通过码型选择单元连接有码型切换处理单元；码型切换处理单元与高速接口控制器连接；所述的高速接口控制器还连接有高速接口模式配置单元；
[0008] 所述的用户交换接口为FPGA加速卡的调试接口，通过所述的用户交换接口启动测试、输入预测试码型；
[0009] 所述的高速接口模式配置单元，用于产生不同的模式配置信息，以进行发送测试；
[0010] 所述的码型选择单元，连接用户交互接口和码型切换处理单元；用于识别操作者通过用户交互接口输入的码型类型；还用于通过对所选码型的判断校验后，进入相应的码型处理环节；
[0011] 所述的码型切换处理单元，用于根据码型选择单元的判断，产生相应码型的配置信息输出给高速接口控制器；
[0012] 所述的高速接口控制器，用于根据来源于高速接口模式配置单元和码型切换处理单元的配置信息工作在相应模式实现高速接口数据的收发。
[0013] 优选地，所述的高速接口为USB接口，高速接口控制器为USB控制器，高速接口模式配置单元为USB模式配置单元。
[0014] 优选地，该装置基于SOC器件内置的ARM处理器，实现USB接口信号完整性测试所需的码型包输出及USB模式的配置。
[0015] 优选地，所述的USB模式配置单元，用于产生模式配置信息，将USB控制器设置为不同模式接口速率的主机模式，以进行发送测试；
[0016] 所述的用户交换接口，还用于通过该接口打印日志了解测试码型的发包状态信息；
[0017] 所述的码型选择单元，连接用户交互接口和码型切换处理单元；用于识别操作者通过用户交互接口输入的码型类型；还用于通过对所选码型的判断校验后，进入相应的码型处理环节；
[0018] 所述的码型切换处理单元，用于根据码型选择单元的判断，产生相应码型的配置信息输出给USB控制器；
[0019] 所述的USB控制器，用于根据来源于USB模式配置单元和码型切换处理单元的配置信息工作在相应模式实现USB接口数据的收发。
[0020] 第二方面，本发明技术方案提供一种FPGA加速卡高速接口SI测试系统，包括高速接口SI测试控制装置和待测接口链路；所述的高速接口SI测试控制装置和待测接口链路进行通信连接，待测接口链路用于连接到示波器；所述的高速接口SI测试控制装置为第一方面所述的FPGA加速卡高速接口SI测试控制装置。
[0021] 优选地，所述的待测接口链路包括USB物理层收发器和USB连接器，所述的USB物理层收发器与USB连接器连接；USB连接器连接到示波器；
[0022] 所述的USB物理层收发器与USB控制器连接，用于通过SOC器件内置的ARM处理器内的USB控制器实现与待测接口链路的收发互连，通过示波器完成USB接口的发送码型测试。
[0023] 优选地，所述的待测接口链路包括第一待测接口链路和第二待测接口链路；
[0024] 所述的第一待测接口链路包括第一USB物理层收发器和第一USB控制器，第一USB物理层收发器与第一USB控制器连接；
[0025] 所述的第二待测接口链路包括第二USB物理层收发器和第二USB控制器，第二USB物理层收发器与第二USB控制器连接；
[0026] 第一USB物理层收发器和第二USB物理层收发器均连接到USB控制器。
[0027] 第三方面，本发明技术方案还提供一种FPGA加速卡高速接口SI测试方法，基于第二方面所提供的FPGA加速卡高速接口SI测试系统的测试方法，包括如下步骤：
[0028] 步骤1：通过用户交互接口启动测试，进入测试模式，选择第一待测接口链路或第二待测接口链路；
[0029] 步骤2：USB模式配置单元将USB控制器配置成USB3.0，host主机模式，以进行host端发送测试；
[0030] 步骤3：通过用户交互接口输入测试码型对应的码型信息；
[0031] 步骤4：码型选择单元根据用户交互接口所输入的码型信息，经过判断校验后，输出指令进入相应的码型处理环节；
[0032] 步骤5：码型切换处理单元根据码型选择单元的指令，按照码型跳转状态机的工作机制产生相应码型的配置信息输出给USB控制器完成码型切换处理；
[0033] 步骤6：USB控制器根据来源于USB模式配置单元和码型切换处理单元的配置信息工作在相应模式，通过发送端口输出配置信息所对应的码型输出到步骤1中所选择的待测接口链路；
[0034] 步骤7：待测接口链路输出标准码型到示波器，测试眼图完成USB3.0 TX信号完整性测试；
[0035] 步骤8：输入的码型测试完毕后，跳转回步骤3进行下一种码型测试。
[0036] 从以上技术方案可以看出，本发明具有以下优点：针对于基于SOC器件的FPGA加速卡，提供了一种基于SOC内置ARM系统的USB接口信号完整性测试系统与方法，可实现自动输出USB3.0测试码型，解决加速卡USB接口信号完整性测试环节遇到的发包方法不明确、可操作性差等问题。所述方法采用内部处理器，充分利用SOC器件灵活性的优势无硬件布局压力，在已有硬件平台
基础上实现，无需增加外部控
制芯片；可实现多种标准码型(CPO-CP8共九种)切换，操作方便不易出错，有效降低测试环节的操作冗余，提高测试效率。
[0037] 此外，本发明设计原理可靠，结构简单，具有非常广泛的应用前景。
[0038] 由此可见，本发明与
现有技术相比，具有突出的实质性特点和显著地进步，其实施的有益效果也是显而易见的。
附图说明
[0039] 为了更清楚地说明本发明
实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0040] 图1是本发明实施例一提供的一种FPGA加速卡高速接口SI测试控制装置连接
框图。
[0041] 图2是本发明实施例二的提供的一种FPGA加速卡高速接口SI测试控制系统连接框图。
具体实施方式
[0042] 为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
[0043] 实施例一
[0044] 如图1所示，本发明实施例提供一种FPGA加速卡高速接口SI测试控制装置，基于SOC器件的FPGA加速卡的高速接口的SI测试控制装置，包括用户交互接口和高速接口控制器，所述的用户交互接口通过码型选择单元连接有码型切换处理单元；码型切换处理单元与高速接口控制器连接；所述的高速接口控制器还连接有高速接口模式配置单元；
[0045] 所述的用户交换接口为FPGA加速卡的调试接口通过所述的用户交换接口启动测试、输入预测试码型；需要说明的是，用户交换接口作为FPGA加速卡的调试接口，通常为串口，在进行接口SI测试过程中，操作者可通过该接口启动测试、输入预测试码型，也可通过该接口打印日志了解测试码型的发包状态等信息。
[0046] 所述的高速接口模式配置单元，用于产生不同的模式配置信息，以进行发送测试；
[0047] 所述的码型选择单元，连接用户交互接口和码型切换处理单元；用于识别操作者通过用户交互接口输入的码型类型；还用于通过对所选码型的判断校验后，进入相应的码型处理环节；
[0048] 所述的码型切换处理单元，用于根据码型选择单元的判断，产生相应码型的配置信息输出给高速接口控制器；
[0049] 所述的高速接口控制器，用于根据来源于高速接口模式配置单元和码型切换处理单元的配置信息工作在相应模式实现高速接口数据的收发。
[0050] 实施例二
[0051] 本发明实施例提供一种FPGA加速卡高速接口SI测试控制装置，基于SOC器件的FPGA加速卡的高速接口的SI测试控制装置，包括用户交互接口和高速接口控制器，所述的用户交互接口通过码型选择单元连接有码型切换处理单元；码型切换处理单元与高速接口控制器连接；所述的高速接口控制器还连接有高速接口模式配置单元；
[0052] 所述的用户交换接口为FPGA加速卡的调试接口，通过所述的用户交换接口启动测试、输入预测试码型；需要说明的是，用户交换接口作为FPGA加速卡的调试接口，通常为串口，在进行接口SI测试过程中，操作者可通过该接口启动测试、输入预测试码型，也可通过该接口打印日志了解测试码型的发包状态等信息。
[0053] 所述的高速接口模式配置单元，用于产生不同的模式配置信息，以进行发送测试；
[0054] 所述的码型选择单元，连接用户交互接口和码型切换处理单元；用于识别操作者通过用户交互接口输入的码型类型；还用于通过对所选码型的判断校验后，进入相应的码型处理环节；
[0055] 所述的码型切换处理单元，用于根据码型选择单元的判断，产生相应码型的配置信息输出给高速接口控制器；
[0056] 所述的高速接口控制器，用于根据来源于高速接口模式配置单元和码型切换处理单元的配置信息工作在相应模式实现高速接口数据的收发。
[0057] 本实施例中，所述的高速接口为USB接口，高速接口控制器为USB控制器，高速接口模式配置单元为USB模式配置单元。该装置基于SOC器件内置的ARM处理器，实现USB接口信号完整性测试所需的码型包输出及USB模式的配置。
[0058] 优选地，所述的USB模式配置单元，用于产生模式配置信息，将USB控制器设置为不同模式接口速率的主机模式，以进行发送测试；
[0059] 所述的码型选择单元，连接用户交互接口和码型切换处理单元。一方面识别操作者通过用户交互接口输入的码型类型，按照USB相应的测试标准，码型选择单元可提供九种标准码型的选择；另一方面，通过对所选码型的判断校验后，进入相应的码型处理环节。所述的码型切换处理单元，根据码型选择单元的判断，产生相应码型的配置信息，输出给USB控制器。
[0060] 所述的USB控制器，用于实现USB接口数据的收发。根据来源于USB模式配置单元和码型切换处理单元的配置信息，工作在相应模式，并通过发送端口输出配置信息所对应的码型，同时USB控制器连接由USB物理层收发器、USB连接器构成待测USB接口链路，在这里，USB连接器可以为USB3.0连接器，从而可通过示波器完成USB3.0接口的发送码型测试。
[0061] 实施例三
[0062] 如图2所示，本发明技术方案提供一种FPGA加速卡高速接口SI测试系统，包括高速接口SI测试控制装置和待测接口链路；所述的高速接口SI测试控制装置和待测接口链路进行通信连接，待测接口链路用于连接到示波器；所述的高速接口SI测试控制装置为第一方面所述的FPGA加速卡高速接口SI测试控制装置。
[0063] 所述的待测接口链路包括USB物理层收发器和USB连接器，所述的USB物理层收发器与USB连接器连接；系统测试时，USB连接器连接到示波器；所述的USB物理层收发器与USB控制器连接，用于通过SOC器件内置的ARM处理器内的USB控制器实现与待测接口链路的收发互连，通过示波器完成USB接口的发送码型测试。所述的待测接口链路包括第一待测接口链路和第二待测接口链路；所述的第一待测接口链路包括第一USB物理层收发器和第一USB控制器，第一USB物理层收发器与第一USB控制器连接；所述的第二待测接口链路包括第二USB物理层收发器和第二USB控制器，第二USB物理层收发器与第二USB控制器连接；第一USB物理层收发器和第二USB物理层收发器均连接到USB控制器。
[0064] USB物理层收发器、USB3.0连接器构成待测USB接口链路，该接口的连接器通过治具连接到示波器，以搭建完整的信号完整性测试环境。测试控制系统通过SOC处理器内的USB控制器连接两个USB物理层收发器，实现与待测接口链路的收发互连，从而构成完整的USB通路以保证USB接口的正常收发通信。不启动SI测试时，待测接口即为标准的USB接口，可配置支持USB2.0或USB3.0，同时既可作为host主机端也可device设备端；如需进行SI测试时，启动测试则开始相应的码型发送测试，测试停止或掉电后可恢复正常USB模式，不影响USB接口正常使用。另外测试控制系统的用户交互接口采用SOC系统自带串口，不启动测试时作为标准调试口使用。
[0065] FPGA加速卡USB3.0接口SI测试控制系统的整个工作流程：
[0066] 通过用户交互接口启动测试，进入测试模式，选择待测接口链路；USB模式配置单元将USB控制器配置成USB3.0，host主机模式，以进行host端发送测试，如有需要也可通过该单元使用相应命令调节驱
动能力及加重等参数；用户交互接口输入测试码型对应的代码，根据实际测试需求可选CP0-CP8九种任意一种标准码型；码型选择单元根据交互接口所输入的码型信息，经过判断校验后，进入相应的码型处理环节；码型切换处理单元根据码型选择单元的指令，按照码型跳转状态机的工作机制产生相应码型的配置信息，输出给USB控制器，完成码型切换处理；USB控制器根据来源于USB模式配置单元和码型切换处理单元的配置信息，工作在相应模式，通过发送端口输出配置信息所对应的码型，输出到待测接口；待测接口输出标准码型到示波器，测试眼图完成USB3.0 TX信号完整性测试。
[0067] 实施例四
[0068] 本发明技术方案还提供一种FPGA加速卡高速接口SI测试方法，基于实施例三所提供的FPGA加速卡高速接口SI测试系统的测试方法，包括如下步骤：
[0069] 步骤1：通过用户交互接口启动测试，进入测试模式，选择第一待测接口链路或第二待测接口链路；
[0070] 步骤2：USB模式配置单元将USB控制器配置成USB3.0，host主机模式，以进行host端发送测试；
[0071] 步骤3：通过用户交互接口输入测试码型对应的码型信息；
[0072] 步骤4：码型选择单元根据用户交互接口所输入的码型信息，经过判断校验后，输出指令进入相应的码型处理环节；
[0073] 步骤5：码型切换处理单元根据码型选择单元的指令，按照码型跳转状态机的工作机制产生相应码型的配置信息输出给USB控制器完成码型切换处理；
[0074] 步骤6：USB控制器根据来源于USB模式配置单元和码型切换处理单元的配置信息工作在相应模式，通过发送端口输出配置信息所对应的码型输出到步骤1中所选择的待测接口链路；
[0075] 步骤7：待测接口链路输出标准码型到示波器，测试眼图完成USB3.0 TX信号完整性测试；
[0076] 步骤8：输入的码型测试完毕后，跳转回步骤3进行下一种码型测试。
[0077] 注释：
[0078]
[0079]
[0080] 尽管通过参考附图并结合优选实施例的方式对本发明进行了详细描述，但本发明并不限于此。在不脱离本发明的精神和实质的前提下，本领域普通技术人员可以对本发明的实施例进行各种等效的
修改或替换，而这些修改或替换都应在本发明的涵盖范围内/任何熟悉
本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述
权利要求的保护范围为准。
