正面型图像传感器和用于制造这种传感器的方法
阅读：630发布：2021-04-11
专利汇可以提供正面型图像传感器和用于制造这种传感器的方法专利检索，专利查询，专利分析的服务。并且本 发明 涉及一种 正面 型图像 传感器 ，包括：衬底，所述衬底依次包括P-型掺杂 半导体 支撑 衬底(1)、电绝缘层(2)和被称作有源层的半导体层(3)；以及位于所述衬底的所述有源层中的光电 二极管 的矩阵阵列，其特征在于，所述衬底在所述支撑衬底(1)与所述电绝缘层(2)之间包括P+型掺杂半导体 外延 层(4)。本发明还涉及一种用于制造所述传感器的方法。，下面是正面型图像传感器和用于制造这种传感器的方法专利的具体信息内容。
1.一种正面型图像传感器，包括：
-衬底，所述衬底依次包括P-型掺杂半导体支撑衬底(1)、电绝缘层(2)和被称作有源层的半导体层(3)，以及
-位于所述衬底的所述有源层(3)中的光电二极管的矩阵阵列，
其特征在于，所述衬底在所述支撑衬底(1)与所述电绝缘层(2)之间包括P+型掺杂半导体外延层(4)。
2.根据权利要求1所述的传感器，其中，所述外延层(4)由与所述支撑衬底(1)相同的半导体材料形成。
3.根据权利要求2所述的传感器，其中，所述支撑衬底(1)和所述外延层(4)由硅制成。
4.根据权利要求1至3中的任一项所述的传感器，其中，所述有源层(3)由硅制成。
5.根据权利要求1至4中的任一项所述的传感器，其中，所述电绝缘层(2)的厚度在10nm与50nm之间。
6.根据权利要求1至5中的任一项所述的传感器，其中，所述外延层(4)的厚度在0.1μm与3μm之间。
7.一种用于制造正面型图像传感器的方法，所述方法包括以下步骤：
-提供P-型掺杂半导体支撑衬底(1)；
-在所述支撑衬底(1)上外延生长P+型掺杂半导体层(4)，
-提供包括半导体材料表层(31)的施主衬底(30)；
-将所述外延层(4)接合到所述半导体材料层(31)，电绝缘层(2)位于接合界面处；
-减薄所述施主衬底(30)以将半导体有源层(3)转移到所述支撑衬底(1)上；以及-在所述半导体有源层(3)中形成光电二极管的矩阵阵列。
8.根据权利要求7所述的方法，其中，所述方法包括在所述施主衬底(30)中形成脆化区(32)以界定所述表层(31)的步骤，并且其中，减薄所述施主衬底(30)的步骤包括沿着所述脆化区(32)分离。
9.根据权利要求8所述的方法，其中，形成所述脆化区(32)的步骤包括在所述施主衬底(30)中注入原子物种。
10.根据权利要求7至9中的任一项所述的方法，其中，所述方法还包括在所述外延层(4)周围形成掺杂剂扩散阻挡层。
正面型图像传感器和用于制造这种传感器的方法
技术领域
[0001] 本发明涉及用于“正面”型图像传感器的衬底、包含这种衬底的图像传感器以及用于制造这种衬底的方法。
背景技术
[0002] 文献US 2016/0118431描述了一种“正面(front-side)”型图像传感器(也被称作“正面成像器”)。
[0003] 如图1中所例示，所述传感器包括绝缘体上半导体(SOI)型衬底，所述SOI型衬底从其背面到其正面包括P+掺杂硅的支撑衬底1、氧化硅的层2和被称作P-掺杂硅的有源层的层3，其中，定义了各自定义了像素的光电二极管的矩阵阵列。
[0005] P+掺杂对应于P型掺杂剂的大约几个1015至1019at/cm3的浓度。
[0006] P+型掺杂支撑衬底的选择旨在使电子从支撑衬底到有源层的迁移最小化，所述迁移即使在没有光的情况下也很可能产生与光电二极管中的载流子的产生相对应的暗电流。另一方面，支撑衬底可以在低于有源层的电压的电压下偏置，以使有源层的多数载流子积聚在有源层3与氧化硅的层2之间的界面处。氧化硅的层2旨在使有源层3与衬底1电绝缘，以用于防止电子从支撑衬底传递到有源层。
[0007] 然而，在SOI衬底的工业制造线上实现P+掺杂衬底是值得关注的。
[0009] 但是，制造线通常不专用于单一类型的SOI衬底，并且尤其可导致处理很少或未掺杂的衬底。然而，扩散到环境中的硼会污染所述衬底并且这种扩散不允许准确地控制其掺杂水平，这可能改变其电气性能。
发明内容
[0010] 本发明的一个目的是为了克服上述问题并且为了提供一种包括衬底的“正面”型图像传感器，所述衬底使得暗电流能够被最小化，而不会对所述衬底的制造线产生污染问题。
[0011] 为此，本发明提供了一种正面型图像传感器，包括：
[0012] 衬底，所述衬底依次包括P-型掺杂半导体支撑衬底、电绝缘层和被称作有源层的半导体层，以及
[0013] 位于所述衬底的所述有源层中的光电二极管的矩阵阵列，
[0014] 其特征在于，所述衬底在所述支撑衬底与所述电绝缘层之间包括P+型掺杂半导体外延层。
[0016] 在所述支撑衬底将包括不同材料的堆叠的情况下，“所述支撑衬底的材料”意指位于其正面上的材料，使得以与下层衬底的晶格参数相同(或者足够接近相同)的晶格参数进行外延层的生长。
[0017] 根据一个实施方式，所述外延层由与所述支撑衬底相同的半导体材料形成。
[0018] 在一个特定实现中，所述支撑衬底和所述外延层由硅制成。
[0019] 根据一个实施方式，所述有源层由硅制成。
[0020] 有利地，所述电绝缘层的厚度在10nm与50nm之间。
[0021] 优选地，所述外延层的厚度在0.1μm与3μm之间。
[0022] 本发明的另一目的涉及一种用于制造正面型图像传感器的方法，所述方法包括以下步骤：
[0023] -提供P-型掺杂半导体支撑衬底；
[0024] -在所述支撑衬底上外延生长P+型掺杂半导体层，
[0025] -提供包括半导体材料表(superficial)层的施主衬底；
[0026] -将所述外延层接合到半导体材料层，电绝缘层位于接合界面处；
[0027] -减薄所述施主衬底以将半导体有源层转移到所述支撑衬底上；以及[0028] -在所述衬底的所述有源层中形成光电二极管的矩阵阵列。
[0029] 根据一个实施方式，所述方法包括在所述施主衬底中形成脆化区以界定所述表层的步骤，并且减薄所述施主衬底的步骤包括沿着所述脆化区分离。
[0030] 在一个实现中，形成所述脆化区的步骤包括在所述施主衬底中注入原子物种(species)。
[0032] 在参考附图阅读下面的具体实施方式后，本发明的其他特性和优点将显现，在附图中：
[0033] -图1是如文献US 2016/0118431中所描述的用于正面图像传感器的SOI衬底的截面图；
[0034] -图2是根据本发明的一个实施方式的衬底的截面图；
[0035] -图3A至图3C例示了根据本发明的一个实施方式的用于制造衬底的方法的不同的步骤；
[0036] -图4是根据本发明的一个实施方式的包括衬底的“正面”型图像传感器的像素的截面图；
[0037] -图5例示了在施加热处理之前(曲线a)和在施加两种常规热处理之后(曲线b和c)的根据本发明的一个实施方式的衬底中的硼原子的浓度的模拟。
[0038] 为了图的易读性起见，不同的层不一定按比例绘制。
具体实施方式
[0039] 图2例示了根据本发明的一个实施方式的用于正面图像传感器的衬底。
[0040] 所述衬底从其背面到其正面依次包括P-型掺杂半导体支撑衬底1、P+型掺杂半导体层4、电绝缘层2和被称作有源层的半导体层3。
[0041] 层3旨在接收使得图像能够被感测的光电二极管(未示出)的矩阵阵列。有利地但不以限制性方式，所述层3可由硅制成。另一方面，所述层可以是轻微掺杂的。
[0042] 通常通过切割P-掺杂单晶锭来获得支撑衬底1。有利地，衬底1由硅制成。
[0043] P+型掺杂半导体层4通过外延形成在支撑衬底1上。为了使层4的缺陷最小化，层4的晶格参数接近于支撑衬底1的晶格参数。因此，外延层有利地是由与衬底1相同的材料(例如，如果支撑衬底1是由P-掺杂硅制成，则外延层由P+掺杂硅制成)或者是另一材料(例如，如果支撑衬底1是P-掺杂硅制成，则外延层由P+掺杂SiGe制成)制成。当然，这些示例性材料不是限制性的。
[0044] 外延层4的厚度有利地在0.1μm与3μm之间，优选地，在0.1μm与1μm之间。
[0045] 夹在外延层4与有源层之间的层2提供所述层之间的电绝缘。
[0046] 根据一个优选的实施方式，所述层2由氧化硅制成，但是任何其它介质材料都可能是合适的。
[0047] 电绝缘层2的厚度有利地在10nm与50nm之间。因此，如将看到的，可以使P+掺杂层电偏置在低于有源层3的电压的电压下，以引起有源层的多数载流子积聚在有源层3与氧化硅层2之间的界面处。
[0048] 与图1所例示的已知衬底相比，其中位于氧化硅层后面的部分是完全P+掺杂的，本发明提供了由具有不同掺杂水平的两个层形成的结构，所述两个层即紧接在电绝缘层2后面的具有有限厚度的P+掺杂层4，以及在所述层4后面的基本上比层4厚的支撑衬底1。
[0049] 此两部分结构使得在前言中提及的由于掺杂物种从衬底扩散出而导致的污染现象能够被避免-或者至少被最小化。
[0052] Π*152+2*Π*15*0.0775+Π*(152-14.92)＝724cm2
[0053] -对于形成在直径为30cm的P-掺杂衬底上并且具有宽度为1mm的倒角的厚度为1μm的P+掺杂外延层(对应于本发明的一个实施方式)，暴露面积等于所述层的侧面积和倒角面积的和，即：
[0054] 2＊Π＊15*0.0001+Π＊(152-14.92)＝9cm2。
[0055] 应提醒的是，因为衬底不是完美圆柱形的而是具有周边倒角，所以通过层转移(例如通过在下面描述的Smart CutTM方法)制造SOI衬底导致将施主衬底的层转移到受主(receiver)衬底的除其倒角之外的中心部分上。换句话说，受主衬底未被转移到倒角区域中的层覆盖。为避免使附图复杂化，倒角未被表示在附图上。
[0056] 在上面陈述的示例中，P+材料的暴露面积因此在根据本发明的衬底中比在已知衬底中低接近80至100倍。
[0057] 结果，包含在外延层4中的掺杂物种很可能产生比体支撑衬底低得多的污染。
[0058] 根据未例示的一个实施方式，将可以通过在P+掺杂外延层周围形成阻挡层来进一步限制掺杂物种向衬底外的扩散。这种阻挡层可尤其由与层1相同的材料或具有与层4的晶格参数相当的晶格参数但没有掺杂的材料形成。然而，这种阻挡层的形成要求增加制造方法的时间段和复杂性的附加制造步骤(例如，在边缘(包括或不包括倒角区)处的光刻和蚀刻步骤)。
[0059] 现在将参考图3A至图3C描述尤其使用公知Smart CutTM方法来制造根据本发明的用于正面型图像传感器的衬底的方法。
[0060] 参考图3A，提供P+掺杂支撑衬底1，并且外延生长P+掺杂层4直到达到所期望的厚度为止。由此形成接收结构以转移有源层。层4的厚度取决于其掺杂水平：掺杂水平越高(高19 3
达10 at/cm)，应保持该层的厚度越低，以避免掺杂物种避免太强烈地从衬底上散布出来。
取决于预期的掺杂水平以及随后考虑的热处理，之前提及的阻挡层可有助于保持层4的预定厚度。
达10 at/cm)，应保持该层的厚度越低，以避免掺杂物种避免太强烈地从衬底上散布出来。
取决于预期的掺杂水平以及随后考虑的热处理，之前提及的阻挡层可有助于保持层4的预定厚度。
[0061] 另一方面，参考图3B，提供包括旨在形成SOI衬底的有源层3的半导体材料表层31的施主衬底30。表层有利地由脆化区32界定。根据一个实施方式，脆化区32是通过注入原子物种(诸如例如氢和/或氦)而形成的。另选地，脆化区可以是多孔区。
[0062] 施主衬底的表层31有利地包括旨在形成SOI衬底的掩埋绝缘层2的电绝缘层。此电绝缘层2可以是层31的材料的氧化物。可选地，这种电绝缘层可存在于接收结构的外延层4上，或者甚至存在于施主衬底和接收结构二者上。
[0063] 参考图3C，施主衬底接合到接收结构，电绝缘层在接合界面处。
[0065] 然后，施主衬底30被减薄以将表面半导体层31转移到支撑衬底1上。根据Smart CutTM方法，这种减薄包括沿着脆化区32分离施主衬底30。在可能的精加工步骤(例如退火、抛光和/或清洁步骤)之后，获得了图2中所例示的衬底。
[0066] 根据一个另选方案(未示出)，施主衬底不包括任何脆化区，并且表层到施主衬底上的转移是通过借助于通过与接合界面相对的面抛光施主衬底的材料去除来进行的。
[0067] 然后在有源层3中制作光电二极管的矩阵阵列。这种光电二极管的阵列的制造过程是本领域技术人员已知的并且因此将不在这里进行更详细的描述。
[0068] 图4例示了根据本发明的正面型图像传感器的一部分。在此图中表示了与像素相对应的传感器的仅一部分，所述像素通过绝缘沟槽7与形成在有源层3中的其它像素电绝缘。
[0069] N-掺杂区域33形成在有源层3的正面的表面下方。此N-掺杂区域与P-掺杂有源层3一起形成光电二极管。形成在区域33与层3的正面之间的区域34有利地具有高于区域33的掺杂水平的掺杂水平N，以使界面钝化。钝化层6形成在有源层3上并且可以封装使得所述像素能够被电力地控制的元件。
[0070] 可选地，其它层(诸如滤波器)可形成在钝化层6上，但是它们未被表示在图4中。
[0071] 像这样的图像传感器的结构及其制造方法为本领域技术人员所已知并且因此将不进行更详细的描述。
[0072] 当电绝缘层2足够薄(在大约10nm至50nm)时，因此它起到由层3和层4形成的电容器的介质元件的作用。在操作图像传感器时，有源层3被偏置在通常对应于地的电压下。P+掺杂外延层可有利地被偏置在低于有源层3的电压的电压V4下，V4因此是负的。根据与文献US 2016/0118431中说明的原理相同的原理，负电压V4的施加引起层3的多数载流子(空穴)积聚在电绝缘层2与有源层3之间的界面处。这种电荷积聚在与电绝缘层2的界面处在层3中产生了正电压V3。电容器因此经受电压差V3-V4。要施加的电压V4取决于电绝缘层2的厚度。
[0073] 图5例示了在施加热处理之前(曲线a)和在一个图像传感器的制造范围内施加两种常规热处理之后(曲线b和c)的根据本发明的一个实施方式的衬底中的硼原子的浓度的模拟。
[0074] 横坐标轴指示SOI衬底中的深度(以μm为单位)，原点对应于有源层的正面(附图标3
记1至4对应于图2至图3C中的那些附图标记)。纵坐标轴指示硼原子的浓度(以原子/cm 为单位)。
记1至4对应于图2至图3C中的那些附图标记)。纵坐标轴指示硼原子的浓度(以原子/cm 为单位)。
[0075] 曲线a具有垛口的形状，其表明高硼浓度限于外延层4。
[0076] 曲线b和c对应于与曲线a的SOI衬底相同的SOI衬底，但是在施加两种不同的热处理之后，曲线c的SOI衬底表示高于曲线b的热预算的热预算。这两条曲线都示出了硼原子从层4到下面的支撑衬底1的光漫射，但仍然是有限的。因此，外延层的掺杂水平及其对减小暗电流的影响被维持。
[0077] 如之前所提及的相同类型的附加阻挡层可位于支撑衬底1与外延层4之间以避免如上面所提及的扩散。
[0078] 另一实施方式可包括具有预定掺杂梯度的外延层4，这种掺杂向与电绝缘层2接触的正面增加。在热处理的影响下，在具有此梯度的层4内部的扩散使得能够为所搜索的应用维持足够的平均掺杂。
[0079] 参考文献
[0080] US 2016/0118431
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