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一种 半导体器件的制造方法

阅读：1012发布：2020-05-24

专利汇可以提供一种半导体器件的制造方法专利检索，专利查询，专利分析的服务。并且本发明提供一种半导体器件的制造方法，涉及半导体技术领域。该方法包括：提供半导体衬底，存储器件区、核心区和输入输出区内均包括NMOS区和PMOS区，在PMOS区内和NMOS区内的半导体衬底上分别形成有第一鳍片结构和第二鳍片结构；形成分别横跨第一鳍片结构和第二鳍片结构的第一栅极结构和第二栅极结构；在第一栅极结构两侧的第一鳍片结构中的预定形成源/漏极的区域形成第一应力外延层；形成图案化的掩膜层，以覆盖 NMOS区并暴露PMOS区；进行P型源/漏极离子注入，以在存储器件区和核心区内的PMOS区中形成源/漏极；进行第一退火处理；在第二栅极结构两侧的第二鳍片结构中的预定形成源/漏极的区域形成第二应力外延层。，下面是一种半导体器件的制造方法专利的具体信息内容。

权利要求

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底，所述半导体衬底包括存储器件区、核心区和输入输出区，在所述存储器件区、核心区和输入输出区内均包括NMOS区和PMOS区，在所述PMOS区内和所述NMOS区内的所述半导体衬底上分别形成有第一鳍片结构和第二鳍片结构；
形成分别横跨所述第一鳍片结构和所述第二鳍片结构的第一栅极结构和第二栅极结构；
在所述PMOS区内的第一栅极结构两侧的所述第一鳍片结构中的预定形成源/漏极的区域形成第一应力外延层；
形成图案化的掩膜层，以覆盖所述NMOS区并暴露所述PMOS区；
进行P型源/漏极离子注入，以在所述存储器件区和所述核心区内的所述PMOS区中形成源/漏极；
进行第一退火处理，以激活所述源/漏极中的P型掺杂离子；
在所述NMOS区内的第二栅极结构两侧的所述第二鳍片结构中的预定形成源/漏极的区域形成第二应力外延层。
2.如权利要求1所述的制造方法，其特征在于，在形成所述第一应力外延层之前还包括以下步骤：
沉积第一间隙壁材料层，以覆盖所述PMOS区和NMOS区；
刻蚀所述PMOS区内的所述第一栅极结构上的部分所述第一间隙材料层，以在所述第一栅极结构的两侧壁上形成第一间隙壁。
3.如权利要求1所述的制造方法，其特征在于，在进行所述P型源/漏极离子注入的步骤中，还包括在所述输入输出区内的所述PMOS区中形成P型源/漏极的步骤。
4.如权利要求1所述的制造方法，其特征在于，在所述P型源/漏极离子注入的步骤之后，形成第二应力外延层之前，还包括以下步骤：
形成第二间隙壁材料层，覆盖所述NMOS区和所述PMOS区；
刻蚀所述NMOS区内的所述第二栅极结构上的部分所述第二间隙壁材料层，以在所述第二栅极结构的侧壁上形成第二间隙壁。
5.如权利要求4所述的制造方法，其特征在于，所述第一退火处理的步骤在形成所述第二间隙壁材料层之后进行，或者，所述第一退火处理的步骤在所述P型源/漏极离子注入的步骤之后，形成所述第二间隙壁材料层之前进行。
6.如权利要求1所述的制造方法，其特征在于，所述第一退火处理使用峰值退火。
7.如权利要求1所述的制造方法，其特征在于，在形成所述第二应力外延层之后，还包括进行第二退火处理的步骤。
8.如权利要求7所述的制造方法，其特征在于，所述第二退火处理使用激光退火或快闪退火。
9.如权利要求7或8所述的制造方法，其特征在于，所述第二退火处理的温度范围为
1000～1350℃，退火时间范围为400μs～800μs。
10.如权利要求2所述的制造方法，其特征在于，在形成所述第一栅极结构和所述第二栅极结构之后，沉积所述第一间隙壁材料层之前，还包括以下步骤：
在所述第一栅极结构和所述第二栅极结构的两侧壁上形成偏移侧墙；
对所述PMOS区和所述NMOS区分别进行halo/LDD离子注入。
11.如权利要求10所述的制造方法，其特征在于，在所述halo/LDD离子注入之后，形成所述第一应力外延层之前，还包括进行退火处理的步骤。
12.如权利要求1所述的制造方法，其特征在于，在形成所述第一应力外延层的方法包括以下步骤：
刻蚀所述第一栅极结构两侧的部分所述第一鳍片结构，以在预定形成PMOS的源/漏极的区域形成第一凹槽；
在所述第一凹槽中外延生长所述第一应力材料层。
13.如权利要求1所述的制造方法，其特征在于，形成所述第二应力外延层的方法包括以下步骤：
刻蚀所述第二栅极结构两侧的部分所述第二鳍片结构，以在预定形成NMOS的源/漏极的区域形成第二凹槽；
在所述第二凹槽中外延生长所述第二应力外延层。
14.如权利要求1所述的制造方法，其特征在于，所述存储器件包括SRAM器件。
15.如权利要求1所述的制造方法，其特征在于，所述第一应力外延层的材料包括SiGe，所述第二应力外延层的材料包括SiP。

说明书全文

一种半导体器件的制造方法

技术领域

[0001] 本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。

背景技术

[0002] 在半导体技术领域中，静态随机存取存储器(SRAM)器件作为一种典型的半导体器件，被广泛应用于计算机、手机、数码相机等电子设备之中。目前，有一些设计将鳍型场效应晶体管(FinFET)作为SRAM单元的晶体管器件，以提高SRAM的密度和性能。

[0003] 随着器件尺寸的进一步缩小，PMOS器件在源/漏极区增加了锗硅应力层，并通过增加锗硅应力层中的锗含量来提高载流子迁移率，然而锗含量增加以后硼很难掺杂进入锗硅层中，使得源/漏极的电阻增大，并且锗含量增加还会使硼元素扩散能力降低，因此，PMOS器件需要更高的峰值退火热预算，以增加源/漏极到栅极的叠层电容。

[0004] 然而对于NMOS器件，其在源/漏极区形成高磷(P)的SiP之后，磷元素的扩散太快，引起严重的短沟道效应，因此，NMOS器件需要更少的热预算，才能满足性能的要求。

[0005] 而目前在N型源漏极离子注入和P型源漏极离子注入之后，PMOS和NMOS共享相同的峰值退火和激光退火工艺，而由于两者对退火热预算的需求不同，因此相同的退火工艺不能完全适用于PMOS和NMOS。

[0006] 因此，为了解决上述问题，有必要提出一种新的半导体器件的制造方法。

发明内容

[0007] 在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

[0008] 针对现有技术的不足，本发明实施例一中提供一种半导体器件的制造方法，包括：

[0009] 提供半导体衬底，所述半导体衬底包括存储器件区、核心区和输入输出区，在所述存储器件区、核心区和输入输出区内均包括NMOS区和PMOS区，在所述PMOS区内和所述NMOS区内的所述半导体衬底上分别形成有第一鳍片结构和第二鳍片结构；

[0010] 形成分别横跨所述第一鳍片结构和所述第二鳍片结构的第一栅极结构和第二栅极结构；

[0011] 在所述PMOS区内的第一栅极结构两侧的所述第一鳍片结构中的预定形成源/漏极的区域形成第一应力外延层；

[0012] 形成图案化的掩膜层，以覆盖所述NMOS区并暴露所述PMOS区；

[0013] 进行P型源/漏极离子注入，以在所述存储器件区和所述核心区内的所述PMOS区中形成源/漏极；

[0014] 进行第一退火处理，以激活所述源/漏极中的P型掺杂离子；

[0015] 在所述NMOS区内的第二栅极结构两侧的所述第二鳍片结构中的预定形成源/漏极的区域形成第二应力外延层。

[0016] 进一步，在形成所述第一应力外延层之前还包括以下步骤：

[0017] 沉积第一间隙壁材料层，以覆盖所述PMOS区和NMOS区；

[0018] 刻蚀所述PMOS区内的所述第一栅极结构上的部分所述第一间隙材料层，以在所述第一栅极结构的两侧壁上形成第一间隙壁。

[0019] 进一步，在进行所述P型源/漏极离子注入的步骤中，还包括在所述输入输出区内的所述PMOS区中形成P型源/漏极的步骤。

[0020] 进一步，在所述P型源/漏极离子注入的步骤之后，形成第二应力外延层之前，还包括以下步骤：

[0021] 形成第二间隙壁材料层，覆盖所述NMOS区和所述PMOS区；

[0022] 刻蚀所述NMOS区内的所述第二栅极结构上的部分所述第二间隙壁材料层，以在所述第二栅极结构的侧壁上形成第二间隙壁。

[0023] 进一步，所述第一退火处理的步骤在形成所述第二间隙壁材料层之后进行，或者，所述第一退火处理的步骤在所述P掺杂离子注入的步骤之后，形成所述第二间隙壁材料层之前进行。

[0024] 进一步，所述第一退火处理使用峰值退火。

[0025] 进一步，在形成所述第二应力外延层之后，还包括进行第二退火处理的步骤。

[0026] 进一步，所述第二退火处理使用激光退火或快闪退火。

[0027] 进一步，所述第二退火处理的温度范围为1000～1350℃，退火时间范围为400μs～800μs。

[0028] 进一步，在形成所述第一栅极结构和所述第二栅极结构之后，沉积所述第一间隙壁材料层之前，还包括以下步骤：

[0029] 在所述第一栅极结构和所述第二栅极结构的两侧壁上形成偏移侧墙；

[0030] 对所述PMOS区和所述NMOS区分别进行halo/LDD离子注入。

[0031] 进一步，在所述halo/LDD离子注入之后，形成所述第一应力外延层之前，还包括进行退火处理的步骤。

[0032] 进一步，在形成所述第一应力外延层的方法包括以下步骤：

[0033] 刻蚀所述第一栅极结构两侧的部分所述第一鳍片结构，以在预定形成PMOS的源/漏极的区域形成第一凹槽；

[0034] 在所述第一凹槽中外延生长所述第一应力材料层。

[0035] 进一步，形成所述第二应力外延层的方法包括以下步骤：

[0036] 刻蚀所述第二栅极结构两侧的部分所述第二鳍片结构，以在预定形成NMOS的源/漏极的区域形成第二凹槽；

[0037] 在所述第二凹槽中外延生长所述第二应力外延层。

[0038] 进一步，所述存储器件包括SRAM器件。

[0039] 进一步，所述第一应力外延层的材料包括SiGe，所述第二应力外延层的材料包括SiP。

[0040] 根据本发明的制造方法，在NMOS区内形成第二应力外延层之前进行第一退火处理，以激活所述源/漏极中的P型掺杂离子，扩大了第一退火处理的工艺窗口，避免了NMOS区内的N型掺杂离子在高热预算的情况下扩散太快的问题，有利于控制核心(Core)器件的短沟道效应和输入输出器件的结漏电流(junction leakage)，并有利于提高NMOS的短沟道效应，进而提高了半导体器件的整体性能。附图说明

[0041] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

[0042] 附图中：

[0043] 图1A-图1D示出了本发明一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；

[0044] 图2示出了本发明的一实施例的一种半导体器件的制造方法的示意性流程图。

具体实施方式

[0045] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

[0046] 应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

[0047] 应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

[0048] 空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

[0049] 在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

[0050] 这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

[0051] 为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

[0052] 目前包括NMOS和PMOS的普遍采用下述的制造方法来形成源漏极，具体包括以下步骤：

[0053] 首先，提供半导体衬底，所述半导体衬底包括NMOS区和PMOS区，在所述半导体衬底上的NMOS区和PMOS区分别形成第一鳍片结构和第二鳍片结构；

[0054] 接着，形成分别横跨所述第一鳍片结构和所述第二鳍片结构的第一栅极结构和第二栅极结构；

[0055] 接着，在第一栅极结构和第二栅极结构两侧的侧壁上形成偏移侧墙，并对PMOS区和NMOS区分别进行halo/LDD离子注入，以在所述第一鳍片结构和所述第二鳍片结构中形成轻掺杂漏极；

[0056] 接着，沉积第一间隙壁材料层，覆盖NMOS区和PMOS区，该沉积为共形沉积；

[0057] 接着，进行峰值退火，以激活轻掺杂漏极区内的掺杂离子；

[0058] 接着，刻蚀部分第一间隙壁材料，以在PMOS区内的第一栅极结构侧壁上形成PMOS的间隙壁；

[0059] 接着，刻蚀第一栅极结构两侧的部分第一鳍片结构，以在第一鳍片结构中形成凹槽，该凹槽对应PMOS区内预定形成源/漏极的区域，在该凹槽中外延生长SiGe应力外延层；

[0060] 接着，沉积第二间隙壁材料层，覆盖所述PMOS区和所述NMOS区，并刻蚀去除位于NMOS区内的第二栅极结构顶面上的第二间隙壁材料层，以在第二栅极结构的侧壁上形成间隙壁；

[0061] 接着，刻蚀第二栅极结构两侧的部分第二鳍片结构，以形成凹槽，该凹槽对应在NMOS区内预定形成源/漏极的区域，在该凹槽中外延生长SiP应力外延层；

[0062] 接着，形成氧化物保护层，以覆盖NMOS区暴露PMOS区；

[0063] 接着，对PMOS区进行P型掺杂离子的离子注入，以在PMOS区内形成P型重掺杂源/漏极；

[0064] 接着，对NMOS区进行N型掺杂离子的离子注入，以在NMOS区内形成N型重掺杂源/漏极；

[0065] 随后，进行峰值退火和激光退火，在此NMOS区和PMOS区共享相同的峰值退火和激光退火工艺，而由于两者对退火热预算的需求不同，因此相同的退火工艺不能完全适用于PMOS和NMOS。

[0066] 因此，如何平衡PMOS和NMOS的热预算是急需解决的技术问题之一。

[0067] 为了解决前述的技术问题，本发明提供了一种半导体器件的制造方法，如图2所示，其主要包括以下步骤：

[0068] 在步骤S201中，提供半导体衬底，所述半导体衬底包括存储器件区、核心区和输入输出区，在所述存储器件区、核心区和输入输出区内均包括NMOS区和PMOS区，在所述PMOS区内和所述NMOS区内的所述半导体衬底上分别形成有第一鳍片结构和第二鳍片结构；

[0069] 在步骤S202中，形成分别横跨所述第一鳍片结构和所述第二鳍片结构的第一栅极结构和第二栅极结构；

[0070] 在步骤S203中，在所述PMOS区内的第一栅极结构两侧的所述第一鳍片结构中的预定形成源/漏极的区域形成第一应力外延层；

[0071] 在步骤S204中，形成图案化的掩膜层，以覆盖所述NMOS区并暴露所述PMOS区；

[0072] 在步骤S205中，进行P型源/漏极离子注入，以在所述存储器件区和所述核心区内的所述PMOS区中形成源/漏极；

[0073] 在步骤S206中，进行第一退火处理，以激活所述源/漏极中的P型掺杂离子；

[0074] 在步骤S207中，在所述NMOS区内的第二栅极结构两侧的所述第二鳍片结构中的预定形成源/漏极的区域形成第二应力外延层。

[0075] 根据本发明的制造方法，在NMOS区内形成第二应力外延层之前进行第一退火处理，以激活所述源/漏极中的P型掺杂离子，扩大了第一退火处理的工艺窗口，避免了NMOS区内的N型掺杂离子在高热预算的情况下扩散太快的问题，有利于控制核心(Core)器件的短沟道效应和输入输出器件的结漏电流(junction leakage)，并有利于提高NMOS的短沟道效应，进而提高了半导体器件的整体性能。

[0076] 实施例一

[0077] 下面，参考图1A-图1D对本发明的半导体器件的制造方法做详细介绍，其中，图1A-图1D示出了本发明一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图。

[0078] 首先，如图1A所示，提供半导体衬底100，所述半导体衬底100包括存储器件区、核心(Core)区和输入输出(IO)区，在所述存储器件区、核心区和输入输出区内均包括NMOS区和PMOS区，在所述PMOS区内和所述NMOS区内的所述半导体衬底100上分别形成有第一鳍片结构1011和第二鳍片结构1012。

[0079] 具体地，所述半导体衬底100可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。

[0080] 所述半导体衬底100包括核心区和输入输出区，其中核心区和输入输出区中均可以包含各种有源器件，其中下述各种操作在不特指的情况下，均指针对半导体衬底的所有区域。

[0081] 作为进一步的优选，所述半导体衬底100可以包含各种有源器件，例如SRAM器件，用于形成SRAM器件的区域在此定义为存储器件区，在本发明的一具体地实施方式中在所述半导体衬底上形成包含多个SRAM存储单元的存储阵列，例如其中所述每个SRAM存储单元包含至少一个下拉晶体管(Pull down PMOS)、一个上拉晶体管(Pull up NMOS)以及一个传输门晶体管。作为优选，所述下拉晶体管为PMOS晶体管，所述上拉晶体管为NMOS晶体管。

[0082] 在每个所述PMOS区内的半导体衬底上形成有第一鳍片结构1011，在每个所述NMOS区内的半导体衬底上形成有第二鳍片结构1012。

[0083] 在一个示例中，形成所述第一鳍片结构1011和所述第二鳍片结构1012的方法包括以下步骤：

[0084] 在所述半导体衬底100的表面形成图案化的掩膜层，所述图案化的掩膜层定义有所述第一鳍片结构1011和所述第二鳍片结构1012的图案，包括鳍片的宽度、长度以及位置等；以所述图案化的掩膜层为掩膜，刻蚀所述半导体衬底100，以形成所述第一鳍片结构1011和第二鳍片结构1012。掩模层通常可以包括数种掩模材料的任何一种，包括但不限于：
硬掩模材料和光刻胶掩模材料。可采用干法刻蚀或者湿法刻蚀等方法进行上述刻蚀，其中，干刻蚀工艺可以为反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。也可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。

[0085] 需要注意的是，形成所述第一鳍片结构1011和所述第二鳍片结构1012的方法仅仅是示例性的，并不局限于上述方法。

[0086] 鳍片结构的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片结构组，鳍片结构的长度也可不相同。

[0087] 在半导体衬底100上形成有隔离结构(未示出)，隔离结构可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，在本实施例中，隔离结构较佳地为浅沟槽隔离结构。该隔离结构的顶面低于第一鳍片结构1011和所述第二鳍片结构1012的顶面。半导体衬底100中还形成有各种阱(well)结构，例如，在PMOS区内形成有N型阱，在NMOS区内形成有P型阱，为了简化，图示中予以省略。

[0088] 接着，继续参考图1A，形成分别横跨所述第一鳍片结构1011和所述第二鳍片结构1012的第一栅极结构1021和第二栅极结构1022。

[0089] 示例性地，第一栅极结构1021和第二栅极结构1022为伪栅极结构，伪栅极结构包括伪栅极介电层和伪栅极材料层。

[0090] 需要指出的是，本发明中所使用的术语“横跨”，例如横跨鳍片结构(例如第一鳍片结构、第二鳍片结构等)的栅极结构(例如，伪栅极结构)，是指在鳍片结构的部分的上表面和侧面均形成有栅极结构，并且该栅极结构还形成在半导体衬底的部分表面上。

[0091] 在一个示例中，可先在半导体衬底上依次沉积形成伪栅极介电层和伪栅极材料层。

[0092] 其中，所述伪栅极介电层可以选用常用的氧化物，例如SiO2，所述伪栅极材料层可以选用本领域常用的半导体材料，例如可以选用多晶硅等，并不局限于某一种，在此不再一一列举、

[0093] 所述伪栅极材料层的沉积方法可以选用化学气相沉积或者原子层沉积等方法。

[0094] 然后图案化所述伪栅极介电层和伪栅极材料层，以形成所述第一栅极结构1021和第二栅极结构1022。具体地，在所述伪栅极材料层上形成光刻胶层，然后曝光显影，以形成开口，然后以所述光刻胶层为掩膜蚀刻所述伪栅极材料层。

[0095] 之后，还可选择性地，在第一栅极结构1021和第二栅极结构1022的侧壁上形成偏移侧墙(未示出)。

[0096] 具体地，所述偏移侧墙可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述偏移侧墙为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成偏移侧墙。也可以在伪栅极结构的顶面和侧壁上均形成侧墙材料层，在之后的步骤中通过平坦化的方法，例如化学机械研磨，将顶面上的侧墙材料层去除，形成仅仅位于侧壁上的偏移侧墙。

[0097] 接着，对所述PMOS区和所述NMOS区分别进行halo/LDD离子注入。

[0098] 其中，LDD离子注入以在源/漏区形成轻掺杂漏(LDD)结构可以降低电场，并可以显著改进热电子效应，晕环(halo)离子注入的作用是防止源/漏耗尽层的穿通和短沟道效应，halo离子注入通过大角度倾斜注入(LATI)与衬底相同导电类型的掺杂离子(也即与源/漏极相反导电类型的掺杂离子),在源/漏极与衬底结附近形成Halo离子注入区，大角度倾斜注入的角度可以大于20°。

[0099] 具体地，对PMOS区内的第一栅极结构1021两侧的第一鳍片结构1011进行halo离子注入形成halo离子注入区，halo离子注入的注入离子可以为任意的N型掺杂离子，包括但不限于磷或砷等离子。再进行LDD离子注入形成P型轻掺杂漏(LDD)，其注入离子可以为任意的P型掺杂离子，包括但不限于硼(B)离子、铟(In)离子。

[0100] 再对NMOS区内的第二栅极结构1022两侧的第二鳍片结构1012进行halo离子注入形成halo离子注入区，halo离子注入的注入离子可以为任意的P型掺杂离子，包括但不限于硼(B)离子、铟(In)离子。再进行LDD离子注入形成N型轻掺杂漏(LDD)，其注入离子可以为任意适合的N型掺杂离子，包括但不限于磷(P)离子、砷(As)离子。

[0101] 随后，继续参考图1A，沉积第一间隙壁材料层103a，以覆盖所述PMOS区和NMOS区，刻蚀所述PMOS区内的所述第一栅极结构1021上的部分所述第一间隙材料层，以在所述第一栅极结构1021的两侧壁上形成第一间隙壁103。

[0102] 第一间隙壁材料层103a可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，第一间隙壁材料层103a为氧化硅、氮化硅共同组成。

[0103] 示例性地，刻蚀所述PMOS区内的所述第一栅极结构1021上的部分所述第一间隙壁材料层103a，以在所述第一栅极结构1021的两侧壁上形成第一间隙壁103。可将所述第一栅极结构1021的顶面上的第一间隙壁材料层103a刻蚀去除，而在第一栅极结构1021外侧的第一鳍片结构和第二鳍片结构上可以保留部分第一间隙壁材料层103a，以作为后续外延生长第一应力外延层时的保护层。

[0104] 刻蚀的方法可以使用本领域技术人员熟知的任何适合的干法刻蚀或者湿法刻蚀等方法。

[0105] 在一个示例中，在所述halo/LDD离子注入之后，进行退火处理的步骤，该退火处理的作用在于激活halo/LDD离子注入时注入到源漏极区内的掺杂离子，该退火处理较佳地为峰值退火，其可以在沉积第一间隙壁材料层之后，刻蚀第一间隙壁材料层之前进行，或者，在沉积第一间隙壁材料层之前进行，或者也可以在刻蚀第一间隙壁材料层之后，形成第一应力外延层之前进行。

[0106] 随后，在所述PMOS区内的第一栅极结构1021两侧的所述第一鳍片结构1011中的预定形成源/漏极的区域形成第一应力外延层104。

[0107] 在一个示例中，形成第一应力外延层104的方法包括：刻蚀所述第一栅极结构1021两侧的部分所述第一鳍片结构1011，以在预定形成PMOS的源/漏极的区域形成第一凹槽；再在所述第一凹槽中选择性外延生长所述第一应力材料层104。更优选，第一凹槽还可以为“∑”形凹槽。

[0108] 选择性外延生长可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。

[0109] 第一应力外延层104的材料可以包括SiGe或其他可提供压应力的适合的材料。具体地，可采用化学气相沉积方法或者气体源分子束外延方法生长SiGe，用硅烷或者乙硅烷作为硅源，同时加入一定量的锗烷。例如，选用GeH4和SiH2Cl2作为反应气体，并选择H2作为载气，其中反应气体和载气的流量比为0.01-0.1，沉积的温度为300-1000℃，优选为650-750℃，气体压力为1-50Torr，优选为20-40Torr。

[0110] 在PMOS内形成具有压应力的应力层，CMOS器件的性能可以通过将压应力作用于PMOS来提高。

[0111] 随后，如图1B所示，形成图案化的掩膜层105，以覆盖所述NMOS区并暴露所述PMOS区，并以该图案化的掩膜层105为掩膜，进行P型源/漏极离子注入，以在所述存储器件区和所述核心区内的所述PMOS区中形成源/漏极(未示出)。

[0112] 该图案化的掩膜层105可以为本领域技术人员熟知的任何适合的掩膜材料，包括但不限于光刻胶材料或者硬掩膜材料，本实施例中，掩模层105包括硬掩模材料。所述硬掩膜材料可以为本领域技术人员熟知的可以作为硬掩膜的材料，较佳地，在其下方的间隙壁材料为氮化硅时，硬掩膜材料为氧化硅。

[0113] 示例性地，可首先沉积掩膜层105覆盖整个半导体衬底，再通过光刻工艺形成图案化的光刻胶，该图案化的光刻胶暴露所述PMOS区内的掩膜层，之后蚀刻去除PMOS区内的掩膜层，以形成图案化的掩膜层105。

[0114] 具体地，在形成第一间隙壁103之后执行离子注入的步骤，以在所述PMOS区中形成P型源/漏极，其中形成P型源/漏极离子注入的注入离子类型以及掺杂的浓度均可以选用本领域常用范围。本实施例中，执行的为P型掺杂离子的重掺杂工艺，形成的为重掺杂源/漏极。P型掺杂离子包括但不限于硼离子、铟离子或者它们的组合。

[0115] 在一个示例中，还可同时选择性地所述输入输出区内的所述PMOS区中形成P型源/漏极，也即，可以对输入输出区内的PMOS区进行离子注入，形成P型源/漏极，也可以不对输入输出区内的PMOS区进行P型源/漏极离子注入，而只在所述存储器件区和所述核心区内的所述PMOS区中形成P型源/漏极，其中，可根据结漏电流和栅诱导漏极泄漏电流(GIDL)来决定是否对输入输出区内的PMOS区进行源/漏极离子注入。

[0116] 之后，可通过湿法刻蚀或者干法刻蚀的方法去除该图案化的掩膜层105，其中，较佳地，使用湿法刻蚀的方法，该湿法刻蚀具有对掩膜层105较大的蚀刻选择比。

[0117] 接着，如图1C所示，形成第二间隙壁材料层106a，覆盖所述NMOS区和所述PMOS区。

[0118] 第二间隙壁材料层106a可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，第二间隙壁材料层106a为氧化硅、氮化硅共同组成。可以使用任何适合的沉积方法形成，包括但不限于化学气相沉积、物理气相沉积或者原子层沉积等方法。

[0119] 示例性地，在形成所述第二间隙壁材料层之后，进行第一退火处理，以激活所述P型源/漏极中注入的离子。

[0120] 该第一退火处理可以为峰值退火(spike anneal)工艺，所述峰值退火工艺采用的退火温度范围为500～1050℃，退火时间为10s～60min，具体可根据实际工艺进行适当调整。所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行，退火步骤高温来活化源漏极中掺杂的P型掺杂离子。

[0121] 在本发明中的第一退火处理步骤还可以选用以下几种方式中的一种：炉管退火、脉冲激光快速退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源(如卤灯、电弧灯、石墨加热)快速退火等，但并非局限于所举示例。

[0122] 值得一提的是，该第一退火处理的步骤还可以在所述P掺杂离子注入的步骤之后，形成所述第二间隙壁材料层之前进行。

[0123] 另外，本步骤中的第一退火处理的步骤在第二间隙壁材料层106a沉积之后进行，其有利于提高之后第二间隙壁材料层106a刻蚀后形成的第二间隙壁的关键尺寸(CD)均匀性，也有利于提高NMOS器件的短沟道效应。

[0124] 在NMOS区内形成第二应力外延层之前进行第一退火处理，以激活所述源/漏极中的P型掺杂离子，扩大了第一退火处理的工艺窗口，避免了NMOS区内的N型掺杂离子(例如磷)在高热预算的情况下扩散太快的问题，有利于控制核心(Core)器件的短沟道效应和输入输出器件的结漏电流(junction leakage)，并有利于提高NMOS的短沟道效应。

[0125] 接着，如图1D所示，刻蚀所述NMOS区内的所述第二栅极结构1022上的部分所述第二间隙壁材料层106a，以在所述第二栅极结构1022的侧壁上形成第二间隙壁106。

[0126] 示例性地，刻蚀所述NMOS区内的所述第二栅极结构1022上的部分所述第二间隙壁材料层106a，以在所述第二栅极结构1022的侧壁上形成第二间隙壁106，在此步骤中，可将第二栅极结构1022顶部的第二间隙壁材料层106a刻蚀去除，而在第二栅极结构1022外侧的第一鳍片结构和第二鳍片结构上可以保留部分第二间隙壁材料层106a，以作为后续外延生长第二应力外延层时的保护层。

[0127] 刻蚀的方法可以使用本领域技术人员熟知的任何适合的干法刻蚀或者湿法刻蚀等方法。

[0128] 随后，继续参考图1D，在所述NMOS区内的第二栅极结构1022两侧的所述第二鳍片结构1012中的预定形成源/漏极的区域形成第二应力外延层107。

[0129] 具体地，形成第二应力外延层107的方法包括：刻蚀所述第二栅极结构1022两侧的部分所述第二鳍片结构1012，以在预定形成NMOS的源/漏极的区域形成第二凹槽；再在所述第二凹槽中选择性外延生长所述第二应力外延层107。

[0130] 选择性外延生长可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。

[0131] 在NMOS中，第二应力外延层107通常具有拉应力。第二应力外延层107的材料可以为SiP、SiC或其他可提供拉应力的适合的材料。本实施例中，较佳地选择SiP作为第二应力外延层。具体地，可采用化学气相沉积方法或者气体源分子束外延方法生长SiP，用硅烷或者乙硅烷作为硅源，磷烷作为磷源。

[0132] 随后，还可选择性地只对存储器件区内的NMOS区进行N型源/漏极离子注入，形成N型重掺杂源/漏极，而不对核心区和输入输出区内的NMOS区进行源/漏极离子注入，或者，不对任何的NMOS区进行源/漏极离子注入。

[0133] 之后，还包括进行第二退火处理的步骤，该第二退火处理可以使用任何适合的退火方法，例如炉管退火、脉冲激光快速退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源(如卤灯、电弧灯、石墨加热)快速退火。本实施例中，较佳地，第二退火处理使用激光退火(laser anneal)或快闪退火(flash anneal)。

[0134] 其中，第二退火处理的温度范围可以为1000～1350℃，退火时间范围可以为400μs～800μs，该退火时间也即使用激光退火时的停留时间(Dwell time)。

[0135] 在此过程中，第二退火处理也可以激活前述步骤中PMOS区中源/漏极内的掺杂离子。

[0136] 另外，第二应力外延层为SiP时，该第二退火还可以激活掺杂的磷。

[0137] 至此完成了本发明的半导体器件的制造方法的关键步骤的介绍，在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制作方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过目前工艺中的各种工艺来实现，此处不再赘述。

[0138] 综上所述，根据本发明的制造方法，在NMOS区内形成第二应力外延层之前进行第一退火处理，以激活所述源/漏极中的P型掺杂离子，扩大了第一退火处理的工艺窗口，避免了NMOS区内的N型掺杂离子(例如磷)在高热预算的情况下扩散太快的问题，有利于控制核心(Core)器件的短沟道效应和输入输出器件的结漏电流(junction leakage)，并有利于提高NMOS的短沟道效应，另外，第一退火处理的步骤在第二间隙壁材料层沉积之后进行，其有利于提高之后第二间隙壁材料层刻蚀后形成的第二间隙壁的关键尺寸(CD)均匀性，也有利于提高NMOS器件的短沟道效应，因此，本发明的制造方法，提高了器件的整体性能。

[0139] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

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