栅极驱动器和包括栅极驱动器的显示装置
阅读：678发布：2021-04-11
专利汇可以提供栅极驱动器和包括栅极驱动器的显示装置专利检索，专利查询，专利分析的服务。并且公开了栅极 驱动器 和包括栅极驱动器的显示装置。栅极驱动器包括第一移位寄存器和第二移位寄存器，第一移位寄存器连接到栅极线，并且配置成响应于第一起始脉冲而将栅极 信号 供给到栅极线，并且第二移位寄存器连接到栅极线和感测控制线，并且配置成响应于第二起始脉冲而将栅极信号和感测信号供给到栅极线和感测控制线，其中，第二移位寄存器配置成在连续 帧 中的不同的时间处供给第二起始脉冲。，下面是栅极驱动器和包括栅极驱动器的显示装置专利的具体信息内容。
1.一种栅极驱动器，包括：
第一移位寄存器，所述第一移位寄存器连接到栅极线，并且配置成响应于第一起始脉冲而将栅极信号供给到所述栅极线；以及
第二移位寄存器，所述第二移位寄存器连接到所述栅极线和感测控制线，并且配置成响应于第二起始脉冲而将所述栅极信号和感测信号供给到所述栅极线和所述感测控制线，其中，所述第二移位寄存器配置成在连续帧中的不同的时间处供给所述第二起始脉冲。
2.根据权利要求1所述的栅极驱动器，还包括：
第一开关，所述第一开关连接在所述第一移位寄存器与所述栅极线之间以及所述第一移位寄存器与所述感测控制线之间；以及
第二开关，所述第二开关连接在所述第二移位寄存器与所述栅极线之间以及所述第二移位寄存器与所述感测控制线之间。
3.根据权利要求2所述的栅极驱动器，其中，所述第一开关配置成在显示时段期间被导通，并且所述第二开关配置成在所述显示时段之间的感测时段期间被导通。
4.根据权利要求3所述的栅极驱动器，其中，所述第一移位寄存器配置成响应于所述第一起始脉冲而在所述显示时段期间，将所述栅极信号顺序地供给到所述栅极线。
5.根据权利要求3所述的栅极驱动器，其中，所述第二移位寄存器配置成：
在所述显示时段期间，在多个级之间进位所述第二起始脉冲；以及
在所述感测时段期间，经由已进位有所述第二起始脉冲的第k级通过第k栅极线和第k感测控制线输出所述栅极信号和所述感测信号，其中，k是自然数。
6.根据权利要求1所述的栅极驱动器，其中，所述第一移位寄存器还配置成响应于所述第一起始脉冲而将所述感测信号供给到所述感测控制线。
7.根据权利要求6所述的栅极驱动器，其中，所述第一移位寄存器包括：
第一子移位寄存器，所述第一子移位寄存器配置成供给所述栅极信号；以及第二子移位寄存器，所述第二子移位寄存器配置成供给所述感测信号；以及其中，所述第二移位寄存器包括：
第三子移位寄存器，所述第三子移位寄存器配置成供给所述栅极信号；以及第四子移位寄存器，所述第四子移位寄存器配置成供给所述感测信号。
8.一种显示装置，包括：
显示面板，所述显示面板包括多个像素；
栅极驱动器，包括：
第一移位寄存器，所述第一移位寄存器连接到栅极线，并且配置成响应于第一起始脉冲而将栅极信号供给到所述栅极线；
第二移位寄存器，所述第二移位寄存器连接到所述栅极线和感测控制线，并且配置成响应于第二起始脉冲而将所述栅极信号和感测信号供给到所述栅极线和所述感测控制线；
以及
时序控制器，所述时序控制器配置成将所述第一起始脉冲和所述第二起始脉冲供给到所述栅极驱动器，
其中，所述第二移位寄存器配置成在连续帧中的不同的时间处供给所述第二起始脉冲。
9.根据权利要求8所述的显示装置，其中，所述栅极驱动器还包括：
第一开关，所述第一开关连接在所述第一移位寄存器与所述栅极线之间以及所述第一移位寄存器与所述感测控制线之间；以及
第二开关，所述第二开关连接在所述第二移位寄存器与所述栅极线之间以及所述第二移位寄存器与所述感测控制线之间。
10.根据权利要求9所述的显示装置，其中，所述时序控制器配置成将模式设置信号供给到所述栅极驱动器，以用于在显示时段期间导通所述第一开关，并且在所述显示时段之间的感测时段期间导通所述第二开关。
11.根据权利要求10所述的显示装置，其中，所述第一移位寄存器配置成响应于所述第一起始脉冲而在所述显示时段期间将所述栅极信号顺序地供给到所述栅极线。
12.根据权利要求10所述的显示装置，其中，所述第二移位寄存器配置成：
在所述显示时段期间，在多个级之间进位所述第二起始脉冲；以及
在所述感测时段期间，经由已进位有所述第二起始脉冲的第k级通过第k栅极线和第k感测控制线输出所述栅极信号和所述感测信号，其中，k是自然数。
13.根据权利要求12所述的显示装置，其中，所述时序控制器配置成在所述感测时段期间，将第一输出使能信号和第二输出使能信号供给到所述第二移位寄存器，以及其中，所述第二移位寄存器配置成在与所述第一输出使能信号对应的时段期间输出所述栅极信号，并且在与所述第二输出使能信号对应的时段期间输出所述感测信号。
14.根据权利要求8所述的显示装置，其中，所述第一移位寄存器包括：
第一子移位寄存器，所述第一子移位寄存器配置成供给所述栅极信号；以及第二子移位寄存器，所述第二子移位寄存器配置成响应于所述第一起始脉冲而将所述感测信号供给到所述感测控制线，以及
其中，所述第二移位寄存器包括：
第三子移位寄存器，所述第三子移位寄存器配置成供给所述栅极信号；以及第四子移位寄存器，所述第四子移位寄存器配置成供给所述感测信号。
15.根据权利要求8所述的显示装置，其中，所述第二起始脉冲配置成在一帧内被供给多次。
栅极驱动器和包括栅极驱动器的显示装置
[0001] 相关申请的交叉引用
技术领域
背景技术
[0006] 在本背景技术部分中公开的上述信息仅用于理解本发明构思的背景，并因此，其可能包含不构成现有技术的信息。
发明内容
[0007] 根据本发明的示例性实施方式构造的栅极驱动器和包括栅极驱动器的显示装置能够顺序地生成栅极信号并且针对特定像素行选择性地生成栅极信号。
[0009] 本发明构思的额外的特征将在下面的描述中阐述，并且部分地将通过该描述而显而易见，或者可通过实践本发明构思而习得。
[0010] 根据本发明的一个或更多个实施方式，栅极驱动器包括第一移位寄存器和第二移位寄存器，第一移位寄存器连接到栅极线，并且配置成响应于第一起始脉冲而将栅极信号供给到栅极线，并且第二移位寄存器连接到栅极线和感测控制线，并且配置成响应于第二起始脉冲而将栅极信号和感测信号供给到栅极线和感测控制线，其中，第二移位寄存器配置成在连续帧中的不同的时间处供给第二起始脉冲。
[0011] 栅极驱动器还可包括第一开关和第二开关，第一开关连接在第一移位寄存器与栅极线之间以及第一移位寄存器与感测控制线之间，并且第二开关连接在第二移位寄存器与栅极线之间以及第二移位寄存器与感测控制线之间。
[0012] 第一开关可配置成在显示时段期间被导通，并且第二开关可配置成在显示时段之间的感测时段期间被导通。
[0013] 感测时段可为显示时段之间的垂直消隐时段的一部分。
[0014] 第一移位寄存器可配置成响应于第一起始脉冲而在显示时段期间顺序地将栅极信号供给到栅极线。
[0015] 第二移位寄存器可配置成在显示时段期间，在多个级之间进位第二起始脉冲，并且在感测时段期间，经由已进位有第二起始脉冲的第k级通过第k栅极线和第k感测控制线输出栅极信号和感测信号，其中，k是自然数。
[0016] 第二移位寄存器可配置成通过在感测时段的开始时间处供给的复位信号来结束第二起始脉冲的进位。
[0017] 多个级可配置成响应于从外部供给的第二时钟信号而移位第二起始脉冲以在下一级处输出第二起始脉冲。
[0018] 第二时钟信号的供给可配置成在垂直消隐时段期间被停止。
[0019] 第二移位寄存器可配置成当第二时钟信号的供给被停止时，在垂直消隐时段期间结束第二起始脉冲的进位。
[0020] 第二移位寄存器可配置成在与第一输出使能信号对应的时段期间输出栅极信号，并且在与第二输出使能信号对应的时段期间输出感测信号。
[0021] 第一移位寄存器还可配置成响应于第一起始脉冲而将感测信号供给到感测控制线。
[0022] 第一移位寄存器可包括配置成供给栅极信号的第一子移位寄存器和配置成供给感测信号的第二子移位寄存器，并且第二移位寄存器可包括配置成供给栅极信号的第三子移位寄存器和配置成供给感测信号的第四子移位寄存器。
[0023] 第二移位寄存器可配置成在一帧内供给第二起始脉冲多次。
[0024] 根据本发明的一个或更多个实施方式，显示装置包括显示面板、栅极驱动器和时序控制器，显示面板包括多个像素，栅极驱动器包括连接到栅极线并且配置成响应于第一起始脉冲而将栅极信号供给到栅极线的第一移位寄存器以及连接到栅极线和感测控制线并且配置成响应于第二起始脉冲而将栅极信号和感测信号供给到栅极线和感测控制线的第二移位寄存器，并且时序控制器配置成将第一起始脉冲和第二起始脉冲供给到栅极驱动器，其中，第二移位寄存器配置成在连续帧中的不同的时间处供给第二起始脉冲。
[0025] 栅极驱动器还包括第一开关和第二开关，第一开关连接在第一移位寄存器与栅极线之间以及第一移位寄存器与感测控制线之间，并且第二开关连接在第二移位寄存器与栅极线之间以及第二移位寄存器与感测控制线之间。
[0026] 时序控制器可配置成将模式设置信号供给到栅极驱动器以用于在显示时段期间导通第一开关，并且在显示时段之间的感测时段期间导通第二开关。
[0027] 第一移位寄存器可配置成响应于第一起始脉冲而在显示时段期间顺序地将栅极信号供给到栅极线。
[0028] 第二移位寄存器可配置成在显示时段期间，在多个级之间进位第二起始脉冲，并且在感测时段期间，经由已进位有第二起始脉冲的第k级通过第k栅极线和第k感测控制线输出栅极信号和感测信号，其中，k是自然数。
[0029] 时序控制器可配置成在感测时段的开始时间处将复位信号供给到第二移位寄存器，并且第二移位寄存器可配置成通过复位信号结束第二起始脉冲的进位。
[0030] 时序控制器可配置成将第一时钟信号供给到第一移位寄存器，并且将第二时钟信号供给到第二移位寄存器。
[0031] 多个级可配置成响应于第二时钟信号而移位第二起始脉冲以在下一级处输出第二起始脉冲。
[0032] 第二时钟信号的供给可配置成在垂直消隐时段期间被停止。
[0033] 第二移位寄存器可配置成当第二时钟信号的供给被停止时，在垂直消隐时段期间结束第二起始脉冲的进位。
[0034] 时序控制器可配置成在感测时段期间，将第一输出使能信号和第二输出使能信号供给到第二移位寄存器，并且第二移位寄存器配置成在与第一输出使能信号对应的时段期间输出栅极信号，并且在与第二输出使能信号对应的时段期间输出感测信号。
[0035] 第一移位寄存器可包括配置成供给栅极信号的第一子移位寄存器和配置成响应于第一起始脉冲而将感测信号供给到感测控制线的第二子移位寄存器，并且第二移位寄存器可包括配置成供给栅极信号的第三子移位寄存器和配置成供给感测信号的第四子移位寄存器。
[0036] 第二起始脉冲可配置成在一帧内被供给多次。
[0037] 根据本发明的一个或更多个实施方式，提供了在具有连接到栅极线和感测控制线以及连接到栅极驱动器的多个像素行的显示装置中，防止用户在其感测操作期间观察到像素行的方法，该方法包括：在显示时段期间，从栅极驱动器顺序地将栅极信号供给到栅极线，以及在显示时段之后，随机选择第一像素行以感测其像素特性。
[0038] 在显示时段期间，从栅极驱动器顺序地将栅极信号供给到栅极线的步骤可包括：响应于第一信号而施加栅极信号，并且随机选择第一像素行的步骤可包括：基于与第一信号独立地生成的第二信号而选择第一像素行。
[0039] 栅极驱动器可包括第一移位寄存器和第二移位寄存器，第一信号和第二信号可分别包括第一起始脉冲和第二起始脉冲，并且随机选择第一像素行的步骤可包括：根据时钟信号在显示时段期间在第二移位寄存器的多个级之间进位第二起始脉冲，直到发生用于开始在显示时段之后的感测时段的第一事件，以及选择在第一事件发生的时间处已进位有第二起始脉冲的第一级，将栅极信号和感测信号输出到连接到第一级旁边的第二级的第一像素行以感测第一像素行的像素特性。
[0040] 在显示时段期间，第二移位寄存器可不连接到栅极线和感测控制线。
[0041] 在一帧内供给第二起始脉冲的时序可被随机选择。
[0042] 第一事件可包括根据时钟信号而接收复位信号。
[0043] 第一事件可包括停止接收时钟信号。
[0046] 图1是根据本发明的示例性实施方式的显示装置的示意平面图。
[0047] 图2是根据本发明的示例性实施方式的连接到栅极驱动器的像素阵列的示意图。
[0048] 图3是根据示例性实施方式的图2的像素阵列的代表性像素的电路图。
[0049] 图4是用于驱动图2的像素阵列的栅极驱动器的第一示例性实施方式的示意图。
[0050] 图5是示出用于示出驱动显示装置的第一示例性方法的信号波形的时序图。
[0051] 图6是示意性地示出根据示例性实施方式的栅极驱动器的级的一部分的电路图。
[0052] 图7是示出用于示出驱动显示装置的第二示例性方法的信号波形的时序图。
[0053] 图8是示出用于示出驱动显示装置的第三示例性方法的信号波形的时序图。
[0054] 图9是用于驱动图2的像素阵列的栅极驱动器的第二示例性实施方式的示意图。
具体实施方式
[0055] 在下面的描述中，为了解释的目的，阐述了许多具体细节以提供对本发明的各种示例性实施方式或实现方式的透彻理解。如本文中所使用的，“实施方式”和“实现方式”为可互换的词，它们是采用本文中所公开的本发明构思中的一种或更多种的装置或方法的非限制性示例。然而，显而易见的是，各种示例性实施方式可在没有具体细节的情况下或者用一个或更多个等同布置的情况下实践。在其它实例中，公知的结构和装置以框图形式示出以避免不必要地混淆各种示例性实施方式。此外，各种示例性实施方式可为不同的，但不必是排他的。例如，在不背离本发明构思的情况下，示例性实施方式的具体形状、配置和特性可使用或实现在另一示例性实施方式中。
[0056] 除非另有说明，否则所示的示例性实施方式应被理解为提供可在实践中实现本发明构思的一些方式的不同细节的示例性特征。因此，除非另有说明，否则各种实施方式的特征、部件、模块、层、膜、面板、区和/或方面等(在下文中单独称为或统称为“元件”)可在不背离本发明构思的情况下以其它方式组合、分离、互换和/或重新布置。
[0057] 交叉影线和/或阴影在附图中的使用通常被提供以阐明相邻元件之间的边界。由此，除非说明，否则无论交叉影线或阴影的存在与否都不会传达或指示对特定材料、材料性能、尺寸、比例、所示元件之间的共性和/或元件的任何其它特性、属性、性能等的任何偏好或要求。此外，在附图中，出于清楚和/或描述的目的，元件的尺寸和相对尺寸可被夸大。当示例性实施方式可不同地实现时，具体工艺顺序可与所描述的顺序不同地执行。例如，两个连续描述的工艺可基本上同时执行或者以与描述的顺序相反的顺序进行。而且，相同的附图标记表示相同的元件。
[0058] 当元件或层被称为“在”另一元件或层“上”、“连接到”或“耦接到”另一元件或层时，该元件或层可直接在另一元件或层上，连接到或耦接到另一元件或层，或者可存在有中间元件或层。然而，当元件或层被称为“直接在”另一元件或层“上”、“直接连接到”或“直接耦接到”另一元件或层时，则不存在中间元件或层。为此，术语“连接”可指示在具有或不具有中间元件的情况下的物理的、电气的和/或流体的连接。此外，D1-轴、D2-轴和D3-轴不限于直角坐标系的三个轴(诸如x-轴、y-轴和z-轴)，并且可被解释为更广泛的含义。例如，D1-轴、D2-轴和D3-轴可彼此垂直，或者可代表彼此不垂直的不同方向。出于本公开的目的，“X、Y和Z中的至少一个”和“选自由X、Y和Z构成的集群中的至少一个”可被解释为仅X、仅Y、仅Z，或者X、Y和Z中的两个或更多个的任何组合，诸如例如XYZ、XYY、YZ和ZZ。如本文中所使用的，术语“和/或”包括相关所列项目中的一个或更多个的任何和所有组合。
[0059] 虽然术语“第一”、“第二”等可在本文中用于描述各种类型的元件，但是这些元件不应受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，在不背离本公开的教导的情况下，下面讨论的第一元件可被称为第二元件。
[0060] 空间相对术语诸如“下面(beneath)”、“下方(below)”、“在…之下(under)”、“下(lower)”、“上方(above)”、“上(upper)”、“越过(over)”、“更高(higher)”、“侧(side)”(例如，如在“侧壁(sidewall)”中)等可在本文中出于描述性目的使用，并因此，用以描述如图中所示的一个元件与另一个元件的关系。除了图中描绘的取向以外，空间相对术语还旨在包含设备在使用、操作和/或制造中的不同取向。例如，如果图中的设备被翻转，则被描述为在其它元件或特征“下方”或“下面”的元件将随后被取向为在其它元件或特征“上方”。因此，示例性术语“下方”可包含上方和下方的取向这两者。再者，设备可为其它方式取向(例如，旋转90度或在其它取向)，并由此，本文中使用的空间相对描述词被相应地解释。
[0061] 本文中所使用的术语是出于描述特定实施方式的目的，并不旨在限制。除非上下文另有明确指示，否则如本文所使用的单数形式“一(a)”、“一(an)”和“该(the)”也旨在包括复数形式。此外，当术语“包括(comprises)”、“包括有(comprising)”、“包含(includes)”和/或“包含有(including)”在本说明书中使用时，指示所陈述的特征、整体、步骤、操作、元件、部件和/或它们的集群的存在，但不排除一个或更多个其它特征、整体、步骤、操作、元件、部件和/或它们的集群的存在或添加。还注意，如本文所使用的，术语“基本上(substantially)”、“约(about)”以及其它相似术语用作近似的术语，而不是程度的术语，并且由此，利用于考虑本领域普通技术人员将认识到的测量值、计算值和/或提供值的固有偏差。
[0062] 如本领域中的惯例，在功能块、单元和/或模块方面，在附图中描述并示出了一些示例性实施方式。本领域技术人员将理解，这些块、单元和/或模块通过电子(或光学)电路(诸如可使用基于半导体的制造技术或其它制造技术形成的逻辑电路、分立部件、微处理器、硬连线电路、存储器元件、布线连接等)物理地实现。在由微处理器或其它相似硬件实现的块、单元和/或模块的情况下，可使用软件(例如，微代码)对它们进行编程和控制，以执行本文中所讨论的各种功能，并且可选择性由固件和/或软件来驱动。还预期到每个块、单元和/或模块可由专用硬件实现，或者作为执行一些功能的专用硬件与处理器(例如，一个或更多个编程的微处理器和相关联的电路)的组合来执行其它功能。而且，在不背离本发明构思的范围的情况下，一些示例性实施方式的每个块、单元和/或模块可物理地分离成两个或更多个交互和分立的块、单元和/或模块。此外，在不背离本发明构思的范围的情况下，一些示例性实施方式的块、单元和/或模块可物理地组合成更复杂的块、单元和/或模块。
[0063] 除非另有定义，否则本文中所使用的所有术语(包括技术和科学术语)具有与本公开所属技术领域的普通技术人员通常理解的含义相同的含义。除非在本文中明确地这样定义，否则诸如常用词典中定义的那些术语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，并且不应以理想化或过于正式的含义来解释。
[0064] 在下文中，参考所示的附图描述根据本发明的示例性实施方式的发光元件、包括发光元件的像素结构及其制造方法。
[0065] 图1是根据本发明的示例性实施方式的显示装置的示意平面图。
[0066] 参照图1，根据示例性实施方式的显示装置1可包括显示面板100、栅极驱动器200、数据驱动器300和时序控制器400。
[0067] 显示装置1可实现为有机发光显示装置、量子点显示装置等。然而，本发明构思不限于显示装置的特定类型或配置。例如，显示装置1可为平板显示装置、柔性显示装置、弯曲显示装置、可折叠显示装置和可弯曲显示装置等。此外，显示装置1可应用于透明显示装置、头戴式显示装置、可穿戴显示装置等。
[0068] 时序控制器400可响应于从外部装置供给的同步信号而生成数据驱动控制信号DCS和栅极驱动控制信号GCS。由时序控制器400生成的数据驱动控制信号DCS可供给到数据驱动器300，并且栅极驱动控制信号GCS可供给到栅极驱动器200。
[0069] 数据驱动控制信号DCS可包括源起始信号和时钟信号。源起始信号可控制数据采样起始时间。时钟信号可用于控制采样操作。
[0070] 栅极驱动控制信号GCS可包括栅极起始信号和时钟信号。栅极起始信号可控制栅极信号的第一时序。时钟信号可用于移位栅极起始信号。
[0071] 栅极驱动器200可从时序控制器400接收栅极驱动控制信号GCS。供给有栅极驱动控制信号GCS的栅极驱动器200将栅极信号供给到栅极线GL1至GLn(n是自然数)。例如，栅极驱动器200可顺序地将栅极信号供给到栅极线GL1至GLn。当栅极信号被顺序地供给到栅极线GL1至GLn时，可基于水平线(或行)来选择像素P。为此，可将栅极信号设置为栅极导通电压(例如，逻辑高电平)以导通包括在像素P中的晶体管。
[0072] 如本文中所使用的，“栅极导通电压”可指示用于导通供给有栅极导通电压的晶体管的电压，而不是一个固定电压值。由此，预定输入信号的栅极导通电压的值可与充入到预定节点中的栅极导通电压的值相等或不同。
[0074] 数据驱动器300可供给有来自时序控制器400的数据驱动控制信号DCS。供给有数据驱动控制信号DCS的数据驱动器300可将数据信号供给到数据线DL1至DLm(m是自然数)。供给到数据线DL1至DLm的数据信号可被供给到由栅极信号选择的像素P。为此，数据驱动器
300可将数据信号供给到数据线DL1至DLm以与栅极信号同步。
300可将数据信号供给到数据线DL1至DLm以与栅极信号同步。
[0075] 显示面板100包括连接到栅极线GL1至GLn和数据线DL1至DLm的像素P，显示面板100可供给有来自外部的第一驱动电源ELVDD和第二驱动电源ELVSS。
[0076] 显示面板100的像素P还可通过感测线SL1至SLm连接到数据驱动器300。数据驱动器300可在用于感测设置在像素P中的驱动晶体管和/或有机发光二极管的电特性的感测时段期间，通过感测线SL1至SLm供给感测电流或感测电压。根据示例性实施方式，包括在显示装置1中的晶体管可为n型氧化物薄膜晶体管。例如，氧化物薄膜晶体管可为低温多晶氧化物(LTPO)薄膜晶体管，但不限于此。特别地，包括在晶体管中的有源图案(半导体层)可包括无机半导体(例如，非晶硅或多晶硅)或有机半导体。
[0077] 图2是根据本发明的示例性实施方式的连接到栅极驱动器的像素阵列的示意图，并且图3是根据示例性实施方式的图2的像素阵列的代表性像素的电路图。作为示例，图3示出了连接到第j数据线DLj、第j感测线SLj、第i栅极线GLi和第i感测控制线SCLi的像素P。
[0078] 参照图2，根据示例性实施方式的像素阵列包括具有像素P的多个像素行L1至Ln。
[0079] 在相应的像素行L1至Ln中的每个中，水平相邻的像素P分别连接到不同的数据线DL1至DLm和不同的感测线SL1至SLm。形成相应的像素行L1至Ln的像素P可连接到第一栅极线GL1至第n栅极线GLn。此外，形成相应的像素行L1至Ln的像素P可连接到第一感测控制线SCL1至第n感测控制线SCLn。
[0082] 驱动晶体管TD根据由充入到存储电容器Cst中的电压确定的栅-源电压(Vgs)来控制提供给有机发光二极管OLED的电流量。驱动晶体管TD可包括连接到第一节点N1的栅电极、连接到第一驱动电源ELVDD(例如，高电势驱动电压)的输入端子的第一电极以及连接到第二节点N2的第二电极。特别地，第一电极可为漏电极，并且第二电极可为源电极。
[0083] 存储电容器Cst连接在第一节点N1与第二节点N2之间。当第一开关晶体管T1导通时，存储电容器Cst可存储驱动晶体管TD的第一节点N1与第二节点N2之间的电压差。
[0084] 第一开关晶体管T1可连接在第j数据线DLj与驱动晶体管TD的栅电极之间。第一开关晶体管T1的栅电极可连接到第i栅极线GLi。第一开关晶体管T1由通过第i栅极线GLi供给的栅极信号来导通，并因此，将通过第j数据线DLj供给的用于显示图像的数据信号或用于感测的数据电压施加到第一节点N1上。
[0085] 第二开关晶体管T2可连接在第j感测线SLj与第二节点N2之间。第二开关晶体管T2的栅电极可连接到第i感测控制线SCLi。第二开关晶体管T2响应于通过第i感测控制线SCLi供给的感测信号，并因此，将感测电流和/或感测电压施加到第二节点N2。
[0086] 图4是用于驱动图2的像素阵列的栅极驱动器的第一示例性实施方式的示意图，图5是示出用于示出驱动显示装置的第一示例性方法的信号波形的时序图，并且图6是示意性地示出根据第一示例性实施方式的栅极驱动器的级的一部分的电路图。
[0087] 参照图4和图5，根据第一示例性实施方式，栅极驱动器200可包括第一移位寄存器SR1和第二移位寄存器SR2。
[0088] 第一移位寄存器SR1通过第一开关SW1连接到栅极线GL1至GLn和感测控制线SCL1至SCLn。第二移位寄存器SR2通过第二开关SW2连接到栅极线GL1至GLn和感测控制线SCL1至SCLn。
[0089] 第一开关SW1和第二开关SW2通过模式设置信号SET_MODE打开或闭合。根据示例性实施方式，第一开关SW1可在显示时段DP中由模式设置信号SET_MODE闭合，以将从第一移位寄存器SR1输出的栅极信号GS1至GSn和感测信号SS1至SSn传输到像素行L1至Ln。第二开关SW2可在垂直消隐时段VB中由模式设置信号SET_MODE闭合，以将从第二移位寄存器SR2输出的栅极信号GS1至GSn和感测信号SS1至SSn传输到像素行L1至Ln。
[0090] 第一移位寄存器SR1和第二移位寄存器SR2可包括多个级，其可响应于时钟信号CLK1和CLK2而移位起始脉冲SP1和SP2，以生成栅极信号GS1至GSn。相应的级可经由栅极线GL1至GLn连接，以将栅极信号GS1至GSn供给到相应的像素行L1至Ln。
[0091] 更具体地，第一移位寄存器SR1可响应于第一时钟信号CLK1而移位第一起始脉冲SP1以生成栅极信号GS1至GSn。根据示例性实施方式，第一移位寄存器SR1还可响应于第一时钟信号CLK1而生成感测信号SS1至SSn。
[0092] 第一时钟信号CLK1可设置为重复逻辑高电平和逻辑低电平的方波信号。例如，逻辑高电平可对应于栅极导通电压，并且逻辑低电平可对应于栅极关断电压。更具体地，逻辑高电平可为约10V与约30V之间的电压值，并且逻辑低电平可为约-16V与约-3V之间的电压值。替代性地，例如，逻辑高电平可为3V，并且逻辑低电平可为0V。
[0093] 第一起始脉冲SP1控制栅极信号GS1至GSn的第一时序。第一起始脉冲SP1可供给到第一移位寄存器SR1的第一级。后续级可供给有由先前级输出的进位信号CR(第一起始脉冲SP1的移位信号)。
[0094] 在显示时段DP期间，第一移位寄存器SR1的级可顺序地将可基于第一时钟信号CLK1、第一起始脉冲SP1或者进位信号CR而生成的栅极信号GS1至GSn供给到像素行L1至Ln。当布置在像素行L1至Ln上的像素P的第一开关晶体管T1由从第一移位寄存器SR1供给的栅极信号GS1至GSn来导通时，通过数据线DL1至DLm供给的图像显示数据信号可施加到驱动晶体管TD。根据示例性实施方式，当第一移位寄存器SR1还将感测信号SS1至SSn供给到像素行L1至Ln时，第二开关晶体管T2由感测信号SS1至SSn来导通，使得可将任何预设电压供给到第二节点N2以显示图像。
[0095] 根据示例性实施方式，在显示时段DP内限定在第一输出使能信号OE1中的时段期间，第一移位寄存器SR1可供给栅极信号GS1至GSn。例如，第一输出使能信号OE1可包括控制栅极信号GS1至GSn的上升时间的第一脉冲和控制栅极信号GS1至GSn的下降时间的第二脉冲。在这种情况下，栅极信号GS1至GSn的上升时间可与第一脉冲的上升沿或下降沿同步，并且栅极信号GS1至GSn的下降时间可与第二脉冲的上升沿或下降沿同步。
[0096] 第二移位寄存器SR2可响应于第二时钟信号CLK2而移位第二起始脉冲SP2以生成栅极信号GS1至GSn。再者，第二移位寄存器SR2可响应于第二时钟信号CLK2而移位第二起始脉冲SP2以生成感测信号SS1至SSn。
[0097] 第二时钟信号CLK2可设置为重复逻辑高电平和逻辑低电平的方波信号。例如，逻辑高电平可对应于栅极导通电压，并且逻辑低电平可对应于栅极关断电压。更具体地，逻辑高电平可为约10V与约30V之间的电压值，并且逻辑低电平可为约-16V与约-3V之间的电压值。替代性地，例如，逻辑高电平可为3V，并且逻辑低电平可为0V。
[0098] 在一些示例性实施方式中，第二时钟信号CLK2可与第一时钟信号CLK1同步，并且可具有与第一时钟信号CLK1基本上相同的波形。在一些示例性实施方式中，第一时钟信号CLK1和第二时钟信号CLK2可由相同的源输出。
[0099] 第二起始脉冲SP2控制感测信号SS1至SSn的第一时序。第二起始脉冲SP2可供给到第二移位寄存器SR2的第一级。后续级可供给有从先前级输出的进位信号CR(第二起始脉冲SP2的移位信号)。根据示例性实施方式，与第一起始脉冲SP1相比，第二起始脉冲SP2可延迟一个或更多个循环。
[0100] 在显示时段DP期间，第二移位寄存器SR2的级基于第二时钟信号CLK2来进位第二起始脉冲SP2。在显示时段DP内用于供给第二起始脉冲SP2的时序可被随机选择。再者，根据示例性实施方式，在显示时段DP期间，第二起始脉冲SP2可供给到第二移位寄存器SR2多次。
[0101] 在显示时段DP期间，第二移位寄存器SR2可基于第二时钟信号CLK2、第二起始脉冲SP2或进位信号CR来生成栅极信号GS1至GSn和感测信号SS1至SSn。然而，当在显示时段DP期间第二开关SW2通过模式设置信号SET_MODE打开时，第二移位寄存器SR2中生成的栅极信号GS1至GSn和感测信号SS1至SSn可不供给到像素行L1至Ln。
[0102] 参照图5，在第二移位寄存器SR2的级之间进位的第二起始脉冲SP2可进位到任意级，例如，在垂直消隐时段VB的开始时刻处进位到第k级。第k级可基于进位的第二起始脉冲SP2和第二时钟信号CLK2将第k栅极信号GSk和第k感测信号SSk供给到第k像素行Lk。
[0103] 当设置在第k像素行Lk上的像素P的第一开关晶体管T1由从第二移位寄存器SR2供给的第k栅极信号GSk导通时，通过第k数据线DLk供给的感测数据信号可供给到驱动晶体管TD。此外，当设置在第k像素行Lk上的像素P的第二开关晶体管T2由从第二移位寄存器SR2供给的第k感测信号SSk导通时，通过第k感测线SLk供给的感测电压和/或感测电流可施加到第二节点N2。
[0104] 在示例性实施方式中，第二移位寄存器SR2的第k级可在第二输出使能信号OE2中的限定时段期间供给第k栅极信号GSk和第k感测信号SSk。例如，2-1输出使能信号OE2-1可在第k栅极信号GSk的供给时段期间具有逻辑高电平。作为另一示例，2-1输出使能信号OE2-1可具有控制第k栅极信号GSk的上升时间的第一脉冲和控制第k栅极信号GSk的下降时间的第二脉冲。在这种情况下，第k栅极信号GSk的上升时间与第一脉冲的上升沿或下降沿同步，并且第k栅极信号GSk的下降时间可与第二脉冲的上升沿或下降沿同步。
[0105] 此外，2-2输出使能信号OE2-2可在第k感测信号SSk的供给时段期间具有逻辑高电平。例如，2-2输出使能信号OE2-2可具有控制第k感测信号SSk的上升时间的第一脉冲和控制第k感测信号SSk的下降时间的第二脉冲。在这种情况下，第k感测信号SSk的上升时间与第一脉冲的上升沿或下降沿同步，并且第k感测信号SSk的下降时间可与第二脉冲的上升沿或下降沿同步。
[0106] 在一些示例性实施方式中，2-1输出使能信号OE2-1可短于2-2输出使能信号OE2-2。此外，2-1输出使能信号OE2-1可在感测时段SP期间输出多次。
[0107] 由此，当第k栅极信号GSk和第k感测信号SSk从第二移位寄存器SR2供给时，可在感测时段SP期间感测设置在第k像素行Lk上的像素P。可对设置在像素P中的驱动晶体管TD的迁移率和阈值电压Vth以及有机发光二极管OLED的电特性(例如，劣化信息)执行感测。
[0108] 如图5中所示，第k级在显示时段DP内基于第二起始脉冲SP2的供给时间来选择。当针对每一帧的第二起始脉冲SP2的供给时间被随机控制时，可针对每一帧随机选择感测目标像素行Lk。
[0109] 根据第一示例性实施方式，复位信号RESET可在垂直消隐时段VB的开始时间处供给到第二移位寄存器SR2。参照图6，复位信号RESET可在垂直消隐时段VB的开始时间处供给到设置在第二移位寄存器SR2的级上的输出缓冲器20。
[0110] 如图6中所示，第二移位寄存器SR2的级可包括驱动器10和输出缓冲器20。驱动器10基于第二起始脉冲SP2(或进位信号CR)控制第三节点N3和第四节点N4的电压。
[0111] 输出缓冲器20可响应于与驱动器10连接的第三节点N3和第四节点N4的电压来输出进位信号CR。输出缓冲器20可包括第一晶体管M1和第二晶体管M2。
[0112] 第一晶体管M1可连接在施加有第二时钟信号CLK2的时钟端子与输出进位信号CR的进位输出端子之间。第一晶体管M1可包括连接到第三节点N3的栅电极。第一晶体管M1可响应于第三节点N3的电压而将栅极导通电压供给到进位输出端子。例如，第一晶体管M1可用作上拉缓冲器。
[0113] 第二晶体管M2可连接在进位输出端子与施加有电源VGL的电源端子之间。第二晶体管M2可包括连接到第四节点N4的栅电极。第二晶体管M2可响应于第四节点N4的电压而将栅极关断电压供给到进位输出端子。例如，第二晶体管M2可将进位输出端子的电压维持在栅极关断电压电平(例如，逻辑低电平)。
[0114] 输出缓冲器20还可包括用于输出栅极信号和感测信号的电路单元。
[0115] 在垂直消隐时段VB的开始时间处，复位信号RESET可供给到设置在第二移位寄存器SR2的级上的输出缓冲器20的第四节点N4。复位信号RESET可具有栅极导通信号以导通第二晶体管M2。响应于复位信号RESET，第二晶体管M2可被导通以将栅极关断电压供给到进位输出端子。也就是说，在垂直消隐时段VB中，第二移位寄存器SR2的级可不通过复位信号RESET将进位信号输出到下一级。由此，在垂直消隐时段VB中，在开始时间处施加到第k级的第二起始脉冲SP2可不进位到第k级之后的级。
[0116] 在一些示例性实施方式中，这种复位信号RESET在垂直消隐时段VB期间被提供以移除保留在级中的时钟信号CLK1和CLK2，且然后重置级的状态。
[0117] 图7是示出用于示出驱动显示装置的第二示例性方法的信号波形的时序图。
[0118] 参照图7，在显示时段DP期间，可基于第二时钟信号CLK2、第二起始脉冲SP2或进位信号CR而在第二移位寄存器SR2中生成栅极信号GS1至GSn和感测信号SS1至SSn。然而，在显示时段DP期间，当第二开关SW2通过模式设置信号SET_MODE打开时，第二移位寄存器SR2中生成的栅极信号GS1至GSn和感测信号SS1至SSn可不供给到像素行L1至Ln。
[0119] 在第二移位寄存器SR2的级之间进位的第二起始脉冲SP2可进位到任意级，例如，在垂直消隐时段VB的开始时间处的第k级。第k级可基于进位的第二起始脉冲SP2而将第k栅极信号GSk和第k感测信号SSk供给到第k像素行Lk。
[0120] 当设置在第k像素行Lk上的像素P的第一开关晶体管T1由从第二移位寄存器SR2供给的第k栅极信号GSk导通时，通过第k数据线DLk供给的感测数据信号可施加到驱动晶体管TD。此外，当设置在第k像素行Lk上的像素P的第二开关晶体管T2由从第二移位寄存器SR2供给的第k感测信号SSk导通时，通过第k感测线SLk供给的感测电压和/或感测电流可施加到第二节点N2。
[0121] 在一些示例性实施方式中，第二移位寄存器SR2的第k级可在第二输出使能信号OE2中限定时段期间供给第k栅极信号GSk和第k感测信号SSk。例如，2-1输出使能信号OE2-1可在第k栅极信号GSk的供给时段期间具有逻辑高电平。作为另一示例，2-1输出使能信号OE2-1可具有控制第k栅极信号GSk的上升时间的第一脉冲和控制第k栅极信号GSk的下降时间的第二脉冲。在这种情况下，第k栅极信号GSk的上升时间与第一脉冲的上升沿或下降沿同步，并且第k栅极信号GSk的下降时间可与第二脉冲的上升沿或下降沿同步。
[0122] 此外，2-2输出使能信号OE2-2可在第k感测信号SSk的供给时段期间具有逻辑高电平。作为另一示例，2-2输出使能信号OE2-2可具有控制第k感测信号SSk的上升时间的第一脉冲和控制第k感测信号SSk的下降时间的第二脉冲。在这种情况下，第k感测信号SSk的上升时间与第一脉冲的上升沿或下降沿同步，并且第k感测信号SSk的下降时间可与第二脉冲的上升沿或下降沿同步。
[0123] 在一些示例性实施方式中，2-1输出使能信号OE2-1可短于2-2输出使能信号OE2-2。此外，2-1输出使能信号OE2-1可在感测时段SP期间输出多次。
[0124] 由此，当第k栅极信号GSk和第k感测信号SSk从第二移位寄存器SR2供给时，可在感测时段SP期间感测设置在第k像素行Lk上的像素P。可针对设置在像素P中的驱动晶体管TD的迁移率和阈值电压Vth以及有机发光二极管OLED的电特性(例如，劣化信息)执行感测。
[0125] 如图7中所示，在显示时段DP内，基于第二起始脉冲SP2的供给时序来选择第k级。当针对每一帧的第二起始脉冲SP2的供给时序可被随机控制时，可针对每一帧随机选择感测目标像素行Lk。
[0126] 参照图7，根据第二示例性实施方式，与参考图5所示的第一示例性实施方式中的相比，在垂直消隐时段VB期间，可不供给第一时钟信号CLK1和第二时钟信号CLK2。在这种情况下，由于在垂直消隐时段VB期间不供给时钟信号CLK1和CLK2，因此第二移位寄存器SR2的级可不生成进位信号。以这种方式，垂直消隐时段VB中的第二起始脉冲SP2不进位到第k级之后的级。根据所示的示例性实施方式，可不额外地供给图5中所示的复位信号RESET。
[0127] 根据第二示例性实施方式，在垂直消隐时段VB中的除感测时段SP以外的其它时段期间，可进一步供给第二输出使能信号OE2至少一次。当供给第二输出使能信号OE2时，可在剩余时段期间输出第k栅极信号GSk和第k感测信号SSk。在相关帧中供给到相关像素P的图像显示数据信号可在垂直消隐时段VB的剩余时段期间，再次供给到第k数据线DLk。此外，任何预设电压可在垂直消隐时段VB的剩余时段期间，供给到第k感测线SLk以显示图像。相应地，第k像素列的像素P可复位到感测时段SP之前的状态。由此，感测操作可不会影响下一帧的图像显示。
[0128] 由于图7示出了与图5中所示的那些信号基本上相同的信号，因此将省略其重复描述以避免冗余。
[0129] 图8是示出用于驱动显示装置的第三示例性方法的信号波形的时序图。
[0130] 参照图8，在显示时段DP期间，第二起始脉冲SP2可供给到垂直第二移位寄存器SR2多次。多个第二起始脉冲SP2可以以不同的次数供给第二移位寄存器SR2。图8示出了在显示时段DP期间供给三个第二起始脉冲SP2。然而，本发明构思不限于在显示时段DP期间供给的特定数量的第二起始脉冲SP2。
[0131] 供给到第二移位寄存器SR2的多个第二起始脉冲SP2可在第二移位寄存器SR2的级之间独立地进位。在这种情况下，多个第二起始脉冲SP2可在垂直消隐时段VB的开始时间处进位到多个不同的级。由此，在感测时段SP期间，可以针对分别连接到多个级的多个像素行Lk1、Lk2和Lk3执行感测操作。
[0132] 与参考图5所示的第一示例性实施方式相似，当在显示时段DP内针对每一帧的多个第二起始脉冲SP2的供给时序被随机控制时，可感测针对每一帧随机选择的多个像素行。
[0133] 图9是用于驱动图2的像素阵列的栅极驱动器的第二示例性实施方式的示意图。
[0134] 与根据图5所示的第一示例性实施方式的栅极驱动器相比，第一移位寄存器SR1和第二移位寄存器SR2中的每个包括两个子移位寄存器。更具体地，第一移位寄存器SR1包括1-1移位寄存器SR1-1和1-2移位寄存器SR1-2，并且第二移位寄存器SR2包括2-1移位寄存器SR2-1和2-2移位寄存器SR2-2。
[0135] 在所示的示例性实施方式中，1-1移位寄存器SR1-1连接到栅极线GL1至GLn，并且1-2移位寄存器SR1-2连接到感测控制线SCL1至SCLn。1-1移位寄存器SR1-1和1-2移位寄存器SR1-2可通过第一开关SW1连接到栅极线GL1至GLn和感测控制线SCL1至SCLn。
[0136] 再者，2-1移位寄存器SR2-1连接到栅极线GL1至GLn，并且2-2移位寄存器SR2-2连接到感测控制线SCL1至SCLn。2-1移位寄存器SR2-1和2-2移位寄存器SR2-2可通过第二开关SW2连接到栅极线GL1至GLn和感测控制线SCL1至SCLn。
[0137] 由于图9中所示的其它部件与图5中所示的那些部件基本上相同，因此将省略其详细描述以避免冗余。
[0138] 如上所述，示例性实施方式提供能够仅针对随机选择的特定像素行生成栅极信号的栅极驱动器以及包括该栅极驱动器的显示装置。
[0139] 此外，示例性实施方式提供使用随机选择的特定像素行来感测和补偿像素特性，因此防止在感测操作期间发生用户可视的水平线现象的栅极驱动器以及包括该栅极驱动器的显示装置。
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