技术领域
[0001] 本
发明涉及集成电路领域，具体而言涉及一种延时电路。
背景技术
[0002] 延时电路在集成电路中的应用非常广泛，稳定的延时电路有助于数字电路去毛刺、模拟电路启动等。
[0003] 根据t＝C*U/I，延时电路的延时随电源
电压的变化体现在两个方面：一是翻转电压的变化，二是充放电
电流的变化。对于传统延时电路，随着
电源电压减小，翻转电压U减小，充放电电流I减小，这二者共同作用下使得延时的变化率减小，但是由于二者变化的比例不一致，所以延时变化范围仍比较大。
[0004] 因此，为了解决上述问题，有必要提出一种新型的延时电路，以改善上述问题。
发明内容
[0005] 在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0006] 为了改善目前存在的问题，本发明一方面提供一种延时电路，包括：第一
开关单元、第一电容、第二开关单元、第二电容和电流补偿单元，其中所述第一开关单元和所述第二开关单元均连接在第一电压和第二电压之间，所述电流补偿单元与所述第一电容和/或第二电容
串联和/或并联在所述第一电压和所述第二电压之间，其中所述电流补偿单元包括至少一个NMOS管，用于为所述延时电路补偿充放电电流，以使得电源电压变化时所述延时电路的延时变化量变小。
[0007] 在一个
实施例中，所述第一开关单元包括第一PMOS管、第一NMOS管和第一限流
电阻，其中所述第一PMOS管和所述第一NMOS管的栅极均连接输入
信号，所述第一PMOS管的源极连接所述第一电压，所述第一NMOS管的源极连接所述第二电压，所述第一PMOS管的漏极连接所述第一限流电阻的一端，所述第一NMOS管的漏极连接所述第一限流电阻的另一端；所述第一电容的一端连接所述第一NMOS管的漏极与所述第一限流电阻之间的第一
节点，另一端连接所述第二电压；所述第二开关单元包括第二PMOS管、第二NMOS管和第二限流电阻，其中所述第二PMOS管和所述第二NMOS管的栅极均连接至所述第一节点，所述第二PMOS管的源极连接所述第一电压，所述第二NMOS管的源极连接所述第二电压，所述第二PMOS管的漏极连接所述第二限流电阻的一端，所述第二NMOS管的漏极连接所述第二限流电阻的另一端；所述第二电容的一端连接所述第二PMOS管的漏极与所述第二限流电阻之间的第二节点，另一端连接所述第一电压，所述第二节点连接
输出信号。
[0008] 在一个实施例中，所述电流补偿单元包括第三NMOS管和第四NMOS管，其中，所述第三NMOS管的漏极连接所述第一电压，源极连接所述第一节点，栅极连接所述
输入信号的反相信号；所述第四NMOS管的源极连接所述第二电压，漏极连接所述第二节点，栅极连接所述输入信号的反相信号。
[0009] 在一个实施例中，所述延时电路还包括第一
反相器和第二反相器，其中，所述第一开关单元包括第一PMOS管、第一NMOS管和第一限流电阻，其中所述第一PMOS管的源极连接所述第一电压，所述第一NMOS管的源极连接所述第二电压，所述第一PMOS管的漏极连接所述第一限流电阻的一端，所述第一NMOS管的漏极连接所述第一限流电阻的另一端；所述第一反相器的输入端连接输入信号，所述第一PMOS管和所述第一NMOS管的栅极均连接所述第一反相器的输出端；所述第一电容的一端连接所述第一NMOS管的漏极与所述第一限流电阻之间的第一节点，另一端连接所述第二电压；所述第二开关单元包括第二PMOS管、第二NMOS管和第二限流电阻，其中所述第二PMOS管和所述第二NMOS管的栅极均连接至所述第一节点，所述第二PMOS管的源极连接所述第一电压，所述第二NMOS管的源极连接所述第二电压，所述第二PMOS管的漏极连接所述第二限流电阻的一端，所述第二NMOS管的漏极连接所述第二限流电阻的另一端；所述第二电容的一端连接所述第二PMOS管的漏极与所述第二限流电阻之间的第二节点，另一端连接所述第一电压；所述第二反相器的输入端连接所述第二节点，所述第二反相器的输出端连接输出信号。
[0010] 在一个实施例中，所述电流补偿单元包括第三NMOS管和第四NMOS管，其中，所述第三NMOS管的漏极连接所述第一电压，源极连接所述第一节点，栅极连接所述输入信号；所述第四NMOS管的源极连接所述第二电压，漏极连接所述第二节点，栅极连接所述输入信号。
[0011] 在一个实施例中，所述第一开关单元还包括第三限流电阻，所述第二开关单元还包括第四限流电阻，所述电流补偿单元还包括第五NMOS管和第六NMOS管，其中，所述第三限流电阻连接在所述第一NMOS管的漏极与所述第一节点之间；所述第四限流电阻连接在所述第二PMOS管的漏极与所述第二节点之间；所述第五NMOS管的漏极连接所述第一节点，源极连接所述第二电压，栅极连接所述输入信号；所述第六NMOS管的漏极连接所述第一电压，源极连接所述第二节点，栅极连接所述输入信号。
[0012] 在一个实施例中，所述第一开关单元还包括第三限流电阻，所述第二开关单元还包括第四限流电阻，所述电流补偿单元还包括第五NMOS管和第六NMOS管，其中，所述第三限流电阻连接在所述第一NMOS管的漏极与所述第一节点之间；所述第四限流电阻连接在所述第二PMOS管的漏极与所述第二节点之间；所述第五NMOS管的漏极连接所述第一节点，源极连接所述第二电压，栅极连接所述输入信号的反相信号；所述第六NMOS管的漏极连接所述第一电压，源极连接所述第二节点，栅极连接所述输入信号的反相信号。
[0013] 在一个实施例中，所述第一电压大于所述第二电压。
[0014] 在一个实施例中，所述第一电压为电源电压，所述第二电压为地电压。
[0015] 根据本发明的另一方面提供一种
半导体器件，所述半导体器件包括如上述任一所述的延时电路。
[0016] 根据本发明的又一方面提供一种
电子设备，包括半导体器件，所述半导体器件包括如上任一所述的延时电路。
[0017] 本发明的延时电路具有电流补偿单元，电容的充放电电流比传统延时电路略大，且电源电压变化时流过电流补偿单元的电流几乎不发生变化，因此电源电压变化时延时电路的延时变化量非常小，延时更收敛、更加稳定。
附图说明
[0018] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0019] 附图中：
[0020] 图1示出了传统的延时电路的电路示意图；
[0021] 图2示出了根据本发明的一个实施例的延时电路的电路示意图；以及
[0022] 图3示出了根据本发明的另一实施例的延时电路的电路示意图。
具体实施方式
[0023] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0024] 应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0025] 应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0026] 空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0027] 在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该
说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0028] 为了彻底理解本发明，将在下列的描述中提出详细的结构以及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0029] 为了更好地理解本发明，下面结合图1简单介绍传统的延时电路结构。
[0030] 如图1示出了传统的延时电路的电路示意图。如图1所示，延时电路100包括第一反相器S11、第一开关单元SW11、第一电容C10、第二开关单元SW12、第二电容C11和第二反相器S12。其中，第一开关单元SW11包括PMOS管M11、NMOS管M12和第一限流电阻R11，第二开关单元SW12包括PMOS管M13、NMOS管M14和第二限流电阻R12。
[0031] 根据图1的延时电路100，当输入信号VIN由低电平变为高电平时，经过第一反相器S11后，信号由高电平变为低电平，第一开关单元SW11的PMOS管M11导通，给电容C10充电，A点的电平被拉高，导致第二开关单元SW12的NMOS管M14导通，电容C11放电，B点的电平被拉低，最后经过第二反相器S12，输出信号为高电平。
[0032] 上述延时电路中，随着电源电压VDD的减小，翻转电压减小，充放电电流减小，这二者共同作用下使得延时的变化率减小，但是由于二者变化的比例不一致，所以延时变化范围仍比较大。
[0033] 为了解决上述问题，本发明提供了一种延时电路，包括：第一开关单元、第一电容、第二开关单元、第二电容和电流补偿单元，其中所述第一开关单元和所述第二开关单元均连接在第一电压和第二电压之间，所述电流补偿单元与所述第一电容和/或第二电容串联和/或并联在所述第一电压和所述第二电压之间，其中所述电流补偿单元包括至少一个NMOS管，用于为所述延时电路补偿充放电电流，以使得电源电压变化时所述延时电路的延时变化量变小。本发明的延时电路具有电流补偿单元，电容的充放电电流比传统延时电路略大，且电源电压变化时流过电流补偿单元的电流几乎不发生变化，因此电源电压变化时延时电路的延时变化量非常小，延时更收敛、更加稳定。
[0034] 下面详细描述本发明的具体实施例。
[0035] 图2示出了根据本发明的一个实施例的延时电路的电路示意图。示例性地，图2示出的延时电路10包括第一开关单元SW1、第一电容C0、第二开关单元SW2、第二电容C1和电流补偿单元。
[0036] 其中，第一开关单元SW1包括第一PMOS管M1、第一NMOS管M2和第一限流电阻R1，二者的栅极均连接至输入信号(在图2中示出为VIN)，第一PMOS管M1的源极连接第一电压(在图2中示出为VDD)，第一NMOS管M2的源极连接第二电压(在图2中示出为VSS)，第一PMOS管M1的漏极连接第一限流电阻R1的一端，第一NMOS管M2的漏极连接第一限流电阻R1的另一端。
[0037] 其中，第一电压VDD大于第二电压VSS。优选地，第一电压VDD为电源电压，第二电压VSS为地电压。例如，第一电压VDD可以为3.6V，第二电压VSS可以为0V。
[0038] 其中，第一电容C0的一端连接第一NMOS管M2的漏极与第一限流电阻R1之间的第一节点(在图2中示出为A)，另一端连接第二电压VSS。
[0039] 其中，第二开关单元SW2包括第二PMOS管M3、第二NMOS管M4和第二限流电阻R2，第二PMOS管M3和第二NMOS管M4的栅极均连接至第一节点A，第二PMOS管M3的源极连接第一电压VDD，第二NMOS管M4的源极连接第二电压VSS，第二PMOS管M3的漏极连接第二限流电阻R2的一端，第二NMOS管M4的漏极连接第二限流电阻R2的另一端。
[0040] 其中，第二电容C1的一端连接第二PMOS管M3的漏极与第二限流电阻R2之间的第二节点(在图2中示出为B)，另一端连接第一电压VDD，第二节点B连接输出信号(在图2中示出为OUT)。
[0041] 其中，电流补偿单元包括至少一个NMOS管，用于为延时电路10补偿充放电电流，以使得电源电压变化时延时电路10的延时变化量变小。由于在输入信号的上升沿和下降沿均有两个MOS管导通，所以优选地，本实施例的电流补偿单元包括第三NMOS管M5和第四NMOS管M6两个MOS管。
[0042] 其中，第三NMOS管M5的漏极连接第一电压VDD，源极连接第一节点A，栅极连接输入信号端VIN的反相信号；第四NMOS管M6的源极连接第二电压VSS，漏极连接第二节点B，栅极连接输入信号VIN的反相信号。
[0043] 示例性地，延时电路10还可以包括第一反相器S1和第二反相器S2。其中，第一反相器S1连接在输入信号VIN与第一PMOS管M1的栅极、第一NMOS管M2的栅极之间。具体地，第一反相器S1的输入端连接输入信号VIN，第一PMOS管M1和第一NMOS管M2的栅极均连接至第一反相器S1的输出端，此时第三NMOS管M5和第四NMOS管M6的栅极应连接输入信号VIN。其中，第二反相器S2连接在第二节点B与输出信号OUT之间。具体地，第二反相器S2的输入端连接第二节点B，输出端连接输出信号OUT。
[0044] 根据该实施例，当输入信号VIN由低电平变为高电平时，流过第一PMOS管M1和第三NMOS管M5的电流均给电容C0充电，充电电流相比传统延时电路增大，充电速度加快；而电容C1通过第二NMOS管M4和第四NMOS管M6两条路径放电，放电电流相比传统延时电路增大，放电速度加快。此外，当电源电压变化时流过电流补偿单元的电流几乎不发生变化，因此当电源电压变化时，相比传统延时电路，本发明的延时电路增加了两条相对稳定的充放电电流路径进行补偿，使得延时的变化量非常小，延时更收敛、更加稳定。
[0045] 图3示出了根据本发明的另一实施例的延时电路的电路示意图。与图2的实施例相比，除了图3的延时电路只多了一些元件。为了简洁，与图2实施例相同的元件在该实施例中不再重复描述，仅描述与图2实施例不同的元件。
[0046] 示例性地，图3的延时电路的第一开关单元SW1还包括第三限流电阻R3，第二开关单元SW2还包括第四限流电阻R4，电流补偿单元还包括第五NMOS管M7和第六NMOS管M8。
[0047] 其中，第三限流电阻R3连接在第一NMOS管M2的漏极与第一节点A之间，第四限流电阻R4连接在第二PMOS管M3的漏极与第二节点B之间。
[0048] 其中，第五NMOS管M7的漏极连接第一节点A，源极连接第二电压VSS，栅极连接输入信号VIN的反相信号。第六NMOS管M8的源极连接第二节点B，漏极连接第一电压VDD，栅极连接输入信号VIN的反相信号。
[0049] 当然，图3的实施例也可以不包括第一反相器S1和第二反相器S2，第一PMOS管M1的栅极和第一NMOS管M2的栅极直接连接输入信号VIN，第二节点B直接连接输出信号OUT。此时，第五NMOS管M7和第六NMOS管M8的栅极应连接输入信号VIN。
[0050] 根据该实施例，无论在输入信号的上升沿还是下降沿，均增加两条充放电电流路径进行补偿，因此电源电压变化时延时电路的延时变化量更小，延时更收敛、更加稳定。
[0051] 需要注意的是，上述两个实施例中的延时电路的电流补偿单元分别包括两个NMOS管和四个NMOS管，但应注意的是，这仅仅是示例性地，并不意图将本发明限制于此。根据本发明，电流补偿单元可以包括任意个数的NMOS管，只要能达到补偿电容充放电电流的效果即可。
[0052] 根据本发明的另一实施例，提供了一种半导体器件，包括如上述两个实施例中的任一个所述的延时电路，延时电路的具体结构参见上述实施例，在此不再赘述。该半导体器件还可包括任何其他本领域技术人员公知的结构，在此不再赘述。
[0053] 根据本发明的又一实施例，提供了一种电子设备，包括半导体器件，所述半导体器件包括如上述两个实施例中的任一个所述的延时电路，延时电路的具体结构参见上述实施例，在此不再赘述。该电子设备还可包括任何其他本领域技术人员公知的结构，在此不再赘述。
[0054] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和
修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的
权利要求书及其等效范围所界定。
