技术领域
[0001] 本
发明涉及一种硬件脱扣保护事件记录电路,属于低压电器技术领域。
背景技术
[0002] 在低压配电系统中,智能型断路器
控制器是以
微处理器为核心,通过
信号采集、
数据处理、故障诊断来实现断路器的保护、测量以及监控功能,因此通常情况下断路器的过载或者
短路保护功能一般由微处理器执行。但是,为了提高保护能
力和拓展应用领域,许多智能型断路器还具备接通
电流脱扣器(MCR,Making Current Release)和高设定值短路瞬动保护(HSISC,High Set Instantaneous Shortcurrent)功能,特别是HSISC保护功能,其设置的目的是当Icu(断路器额定极限短路分断能力)> Icw(断路器额定短时耐受电流)时为保护断路器而提供的后备保护,防止
开关承载超过极限分断能力的电流,要求保护动作越快越好。因此,HSISC保护一般由纯硬件电路完成,显然硬件电路较由微处理器执行的
软件保护动作要快。
[0003] 在某些情况下,例如智能型断路器控制器无辅助电源时,智能型断路器控制器的供电通常由其
铁芯电流互感器感应获取,当线路运行电流很小或者基本没有时智能型断路器控制器还不能正常工作,此时如果突然发生短路故障,并且短路电流大到足以使HSISC保护起作用,控制器会在10ms内发出脱扣指令,从而快速地分断断路器,但是此时智能型断路器控制器内部的微处理器由于电源上电、复位及初始化等需消耗一定的时间(一般大于20ms),此时微处理器还没开始正常工作,因此不能将控制器HSISC保护发出的脱扣指令进行记录或存储,即当断路器在上电瞬间断路器脱扣,在断路器智能控制器上查询不到故障。
发明内容
[0004] 本发明所要解决的技术问题在于克服
现有技术所存在的不足,提供一种硬件脱扣保护事件记录电路,可及时有效地记录类似HSISC保护这样的硬件脱扣保护事件。
[0005] 本发明具体采用以下技术方案解决上述技术问题:一种硬件脱扣保护事件记录电路,包括:
硬件脱扣输出状态
触发电路,用于将硬件脱扣信号转化为可控
硅控制信号;
硬件脱扣状态输出
锁存电路,其包含一可控硅,所述可控硅在接收到硬件脱扣输出状态触发电路输出的可控硅控制信号后进入导通状态,可控硅的
阳极被锁存为表征硬件脱扣保护事件发生的低电平状态。
[0006] 进一步地,所述硬件脱扣保护事件记录电路还包括锁存状态复位电路,用于发出复位信号,使所述可控硅恢复至截止状态。
[0007] 优选地,所述硬件脱扣输出状态触发电路包括:
电阻R1~R4、电容C1、MOS管V1和
三极管V2,电阻R2与电容C1并联而成的并联电路一端与电阻R1的一端、MOS管V1的栅极连接,所述并联电路的另一端与MOS管V1的源极连接后接地,电阻R1的另一端接硬件脱扣信号,MOS管V1的漏极与电阻R3的一端、电阻R4的一端连接,电阻R3的另一端连接电源VCC、三极管V2的发射极,电阻R4的另一端连接三极管V2的基极,三极管V2的集
电极作为可控硅控制信号输出端。
[0008] 优选地,所述硬件脱扣状态输出锁存电路包括:电阻R5~R7、可控硅D2、电容C2,电阻R6与电容C2并联而成的并联电路一端与电阻R5一端、可控硅D2的控制极连接,所述并联电路的另一端接地,电阻R5的另一端连接硬件脱扣输出状态触发电路的可控硅控制信号输出端,可控硅D2的阳极经电阻R7与电源VCC相连接,可控硅D2的
阴极接地。
[0009] 优选地,所述锁存状态复位电路包括:电阻R8、电阻R9、电容C3、MOS管V3,电阻R8与电容C3并联而成的并联电路一端与MOS管V3的栅极、电阻R9的一端连接,所述并联电路的另一端与MOS管V3的源极连接后接地,电阻R9的另一端接复位信号,MOS管V3的漏极接所述可控硅的阳极。
[0010] 基于相同的发明构思还可以得到以下技术方案:一种断路器,包括智能控制器和硬件脱扣装置,所述断路器还包括如上任一技术方案所述硬件脱扣保护事件记录电路。
[0011] 进一步地,所述断路器还包括用于判断是否存在辅助电源的辅助电源判断电路。
[0012] 优选地,所述辅助电源判断电路包括:电阻R10~R13、稳压
二极管V3、三极管V4,三极管V4的集电极与电阻R10的一端、电阻R11的一端连接,电阻R10的另一端为辅助电源判断电路输出端,电阻R11的另一端连接电源VCC,三极管V4的栅极与电阻R12的一端、稳压二极管V3的阳极连接,电阻R12的另一端与三极管V4的发射极连接后接地,稳压二极管V3的阴极经由电阻R13连接辅助电源输入Vs。
[0013] 相比现有技术,本发明技术方案具有以下有益效果:本发明基于可控硅构建了一套纯硬件的硬件脱扣保护事件记录电路,可在接收到硬件脱扣信号时,快速将可控硅的阳极锁存为表征硬件脱扣保护事件发生的低电平状态,无论智能控制器中的微处理器是否处于上电工作状态,均可对硬件脱扣保护事件进行表征和记录,有效提高了断路器的保护可靠性。
附图说明
[0014] 图1为本发明断路器的智能控制器的部分电路原理图;图2为具体
实施例中智能控制器实现硬件脱扣保护事件记录的基本流程。
具体实施方式
[0015] 针对现有技术的不足,本发明的解决思路是基于可控硅构建一套纯硬件的硬件脱扣保护事件记录电路,在接收到硬件脱扣信号时,快速将可控硅的阳极锁存为表征硬件脱扣保护事件发生的低电平状态,无论智能控制器中的微处理器是否处于上电工作状态,均可对硬件脱扣保护事件进行表征和记录,有效提高了断路器的保护可靠性。
[0016] 具体而言,本发明的硬件脱扣保护事件记录电路,包括:硬件脱扣输出状态触发电路,用于将硬件脱扣信号转化为可控硅控制信号;
硬件脱扣状态输出锁存电路,其包含一可控硅,所述可控硅在接收到硬件脱扣输出状态触发电路输出的可控硅控制信号后进入导通状态,可控硅的阳极被锁存为表征硬件脱扣保护事件发生的低电平状态。
[0017] 为便于公众理解,下面通过一个具体实施例并结合附图来对本发明的技术方案进行详细说明:本实施例为一种包含硬件脱扣装置和智能控制器的断路器,图1显示了其智能控制器的部分电路,如图1所示,包括硬件脱扣输出状态触发电路1,硬件脱扣状态输出锁存电路2,硬件脱扣输出状态读取与锁存状态复位电路3和辅助电源判断电路4。
[0018] 如图1所示,本实施例的硬件脱扣输出状态触发电路1包括:电阻R1~R4、电容C1、MOS管V1和三极管V2,电阻R2与电容C1并联而成的并联电路一端与电阻R1的一端、MOS管V1的栅极连接,所述并联电路的另一端与MOS管V1的源极连接后接地,电阻R1的另一端接硬件脱扣信号,MOS管V1的漏极与电阻R3的一端、电阻R4的一端连接,电阻R3的另一端连接电源VCC、三极管V2的发射极,电阻R4的另一端连接三极管V2的基极,三极管V2的集电极作为可控硅控制信号输出端。
[0019] 如图1所示,本实施例的硬件脱扣状态输出锁存电路2包括:电阻R5~R7、可控硅D2、电容C2,电阻R6与电容C2并联而成的并联电路一端与电阻R5一端、可控硅D2的控制极连接,所述并联电路的另一端接地,电阻R5的另一端连接硬件脱扣输出状态触发电路的可控硅控制信号输出端,可控硅D2的阳极经电阻R7与电源VCC相连接,可控硅D2的阴极接地。
[0020] 如图1所示,本实施例的锁存状态复位电路3包括:电阻R8、电阻R9、电容C3、MOS管V3,电阻R8与电容C3并联而成的并联电路一端与MOS管V3的栅极、电阻R9的一端连接,所述并联电路的另一端与MOS管V3的源极连接后接地,电阻R9的另一端接复位信号,MOS管V3的漏极接所述可控硅的阳极。
[0021] 如图1所示,本实施例的辅助电源判断电路4包括:电阻R10~R13、稳压二极管V3、三极管V4,三极管V4的集电极与电阻R10的一端、电阻R11的一端连接,电阻R10的另一端为辅助电源判断电路输出端,电阻R11的另一端连接电源VCC,三极管V4的栅极与电阻R12的一端、稳压二极管V3的阳极连接,电阻R12的另一端与三极管V4的发射极连接后接地,稳压二极管V3的阴极经由电阻R13连接辅助电源输入Vs。
[0022] 图1中的MCU芯片N1为智能控制器的控制核心,其三个I/O口I/O_1~I/O_3分别连接硬件脱扣状态输出锁存电路2的输出端、锁存状态复位电路3的输入端、辅助电源判断电路4的输出端;硬件脱扣输出状态触发电路(1)接收硬件脱扣电路
输出信号Hardware_Trip,当有硬件脱扣时,Hardware_Trip为高电平,其经过二极管D1以及电阻R1、电阻R2和电容C1组成的偏置与滤波电路,输入至MOS管V1的栅极,使MOS管V1导通,MOS管V1的漏极电平被拉低,进而使三极管V2导通,三极管V2的集电极输出高电平,经电阻R5、电阻R6和电容C2组成的偏置与滤波电路,触发可控硅D2的控制极使可控硅D2导通,可控硅D2的阳极被锁存为低电平。微处理器N1只要上电开始正常工作就通过I/O_1读取可控硅D2的阳极电平,如果读取的电平为低则判别为有硬件脱扣输出并记录,然后通过I/O_2输出高电平经电阻R9、电阻R8和电容C3组成的偏置与滤波电路,使MOS管V3导通,可控硅D2被旁路,并复位恢复至截止状态,可控硅D2的阳极电平变高,完成复位。当无硬件脱扣时,Hardware_Trip为低电平,可控硅D2不会被触发,微处理器N1通过I/O_1读取可控硅D2的阳极电平为高,则判别为无硬件脱扣输出,对I/O_2则不进行操作。
[0023] 上述智能控制器完成硬件脱扣保护事件的记录和存储的完整过程如图2所示,具体如下:第一步、接收来自硬件脱扣电路输出的信号Hardware_Trip,若发生硬件脱扣,硬件脱扣电路输出高电平使可控硅D2触发导通,可控硅D2阳极输出锁存为低电平,反之可控硅D2阳极保持高电平。
[0024] 第二步、从上电初始微处理N1就通过I/O_1口读取可控硅D2阳极的电平状态,若读取的电平为低,则判别为发生硬件脱扣并记录,反之读取的电平为高,则判别为未发生硬件脱扣。
[0025] 第三步、微处理器N1判为发生硬件脱扣并记录后,微处理器通过I/O_2口使可控硅D2复位恢复至截止状态,可控硅D2阳极输出高电平。
[0026] 第四步、微处理器N1定时通过I/O_1口读取可控硅D2阳极的输出电平状态,返回第一步。