显示装置、栅极驱动电路、移位寄存器及其控制方法
阅读：969发布：2021-05-14
专利汇可以提供显示装置、栅极驱动电路、移位寄存器及其控制方法专利检索，专利查询，专利分析的服务。并且本 发明 提出一种显示装置、栅极驱动 电路 、移位寄存器及其控制方法，移位寄存器包括第一移位寄存单元和第二移位寄存单元，其中，第一移位寄存单元包括与第一 信号 输入端相连的第一输入模 块 、与第一 时钟信号 端相连的第一输出模块和与第一电源端相连第一控 制模 块，第二移位寄存单元包括与第二信号输入端相连的第二输入模块、与第二时钟信号端相连的第二输出模块和与第二电源端相连的第二 控制模块 ，其中，在任意两个相邻 帧 的其中一帧时间内，第一电源端输出第一控制 电压 ，第一时钟信号和第一 输入信号 为脉冲信号，在另一帧时间内，第二电源端输出第二控制电压，第二时钟信号和第二输入信号为脉冲信号，从而第一、第二移位寄存单元交替进行 像素 驱动。，下面是显示装置、栅极驱动电路、移位寄存器及其控制方法专利的具体信息内容。
1.一种移位寄存器，其特征在于，包括第一移位寄存单元和第二移位寄存单元，其中，所述第一移位寄存单元包括第一输入模块、第一输出模块和第一控制模块，其中，所述第一输入模块分别与第一信号输入端和上拉节点相连，所述第一输入模块用于在所述第一信号输入端提供的第一输入信号的控制下将所述第一信号输入端的电压写入所述上拉节点；
所述第一输出模块分别与所述上拉节点、第一时钟信号端和第一信号输出端相连，所述第一输出模块用于在所述上拉节点的电压的控制下将所述第一时钟信号端的电压写入所述第一信号输出端；
所述第一控制模块分别与第一电源端、所述上拉节点、第一复位信号端、第三电源端和所述第一信号输出端相连，所述第一控制模块用于在所述第一电源端提供的第一控制电压和所述第一复位信号端的电压的控制下对所述第一信号输出端和所述上拉节点的电压进行控制；
所述第二移位寄存单元包括第二输入模块、第二输出模块和第二控制模块，其中，所述第二输入模块分别与第二信号输入端和所述上拉节点相连，所述第二输入模块用于在所述第二信号输入端提供的第二输入信号的控制下将所述第二信号输入端的电压写入所述上拉节点；
所述第二输出模块分别与所述上拉节点、第二时钟信号端和第二信号输出端相连，所述第二输出模块用于在所述上拉节点的电压的控制下将所述第二时钟信号端的电压写入所述第二信号输出端；
所述第二控制模块分别与第二电源端、所述上拉节点、第二复位信号端、所述第三电源端和所述第二信号输出端相连，所述第二控制模块用于在所述第二电源端提供的第二控制电压和所述第二复位信号端的电压的控制下对所述第二信号输出端和所述上拉节点的电压进行控制；
其中，在任意两个相邻帧的其中一帧时间内，所述第一电源端输出第一控制电压，所述第一时钟信号和所述第一输入信号为脉冲信号，在所述任意两个相邻帧的另一帧时间内，所述第二电源端输出第二控制电压，所述第二时钟信号和所述第二输入信号为脉冲信号。
2.根据权利要求1所述的移位寄存器，其特征在于，所述第一控制模块包括：
第一复位单元，所述第一复位单元分别与所述第一复位信号端、所述第三电源端和所述上拉节点相连，所述第一复位单元用于在所述第一复位信号端的电压的控制下将所述第三电源端的电压写入所述上拉节点；
第一下拉控制单元，所述第一下拉控制单元分别与所述第一电源端、所述上拉节点、第一下拉节点和所述第三电源端相连，所述第一下拉控制单元用于在所述第一电源端提供的第一控制电压的控制下将所述第一控制电压写入所述第一下拉节点，并在所述上拉节点的电压的控制下将所述第三电源端的电压写入所述第一下拉节点；
第一下拉单元，所述第一下拉单元分别与所述第一下拉节点、所述上拉节点、所述第三电源端和所述第一信号输出端相连，所述第一下拉单元用于在所述第一下拉节点的电压的控制下对所述上拉节点和所述第一信号输出端进行放电处理。
3.根据权利要求2所述的移位寄存器，其特征在于，所述第二控制模块包括：
第二复位单元，所述第二复位单元分别与所述第二复位信号端、所述第三电源端和所述上拉节点相连，所述第二复位单元用于在所述第二复位信号端的电压的控制下将所述第三电源端的电压写入所述上拉节点；
第二下拉控制单元，所述第二下拉控制单元分别与所述第二电源端、所述上拉节点、第二下拉节点和所述第三电源端相连，所述第二下拉控制单元用于在所述第二电源端提供的第二控制电压的控制下将所述第二控制电压写入所述第二下拉节点，并在所述上拉节点的电压的控制下将所述第三电源端的电压写入所述第二下拉节点；
第二下拉单元，所述第二下拉单元分别与所述第二下拉节点、所述上拉节点、所述第三电源端和所述第二信号输出端相连，所述第二下拉单元用于在所述第二下拉节点的电压的控制下对所述上拉节点和所述第二信号输出端进行放电处理。
4.根据权利要求3所述的移位寄存器，其特征在于，
所述第一下拉单元还与所述第二下拉节点和所述第二信号输出端相连，所述第一下拉单元还用于在所述第一下拉节点的电压的控制下对所述第二下拉节点和所述第二信号输出端进行放电处理；
所述第二下拉单元还与所述第一下拉节点和所述第一信号输出端相连，所述第二下拉单元还用于在所述第二下拉节点的电压的控制下对所述第一下拉节点和所述第一信号输出端进行放电处理。
5.根据权利要求1-4中任一项所述的移位寄存器，其特征在于，
所述第一输入模块包括第一晶体管，所述第一晶体管的第一极和控制极与所述第一信号输入端相连，所述第一晶体管的第二极与所述上拉节点相连；
所述第二输入模块包括第二晶体管，所述第二晶体管的第一极和控制极与所述第二信号输入端相连，所述第二晶体管的第二极与所述上拉节点相连。
6.根据权利要求1-4中任一项所述的移位寄存器，其特征在于，
所述第一输出模块包括第三晶体管和第一电容，所述第三晶体管的第一极与所述第一时钟信号端相连，所述第三晶体管的第二极与所述第一信号输出端相连，所述第三晶体管的控制极与所述上拉节点相连，所述第一电容的一端与所述上拉节点相连，所述第一电容的另一端与所述第一信号输出端相连；
所述第二输出模块包括第四晶体管和第二电容，所述第四晶体管的第一极与所述第二时钟信号端相连，所述第四晶体管的第二极与所述第二信号输出端相连，所述第四晶体管的控制极与所述上拉节点相连，所述第二电容的一端与所述上拉节点相连，所述第二电容的另一端与所述第二信号输出端相连。
7.根据权利要求3所述的移位寄存器，其特征在于，
所述第一复位单元包括第五晶体管，所述第五晶体管的第一极与所述上拉节点相连，所述第五晶体管的第二极与所述第三电源端相连，所述第五晶体管的控制极与所述第一复位信号端相连；
所述第二复位单元包括第六晶体管，所述第六晶体管的第一极与所述上拉节点相连，所述第六晶体管的第二极与所述第三电源端相连，所述第六晶体管的控制极与所述第二复位信号端相连。
8.根据权利要求3所述的移位寄存器，其特征在于，
所述第一下拉控制单元包括第七晶体管和第八晶体管，所述第七晶体管的第一极和控制极与所述第一电源端相连，所述第七晶体管的第二极与所述第一下拉节点相连，所述第八晶体管的第一极与所述第三电源端相连，所述第八晶体管的第二极与所述第一下拉节点相连，所述第八晶体管的控制极与所述上拉节点相连；
所述第二下拉控制单元包括第九晶体管和第十晶体管，所述第九晶体管的第一极和控制极与所述第二电源端相连，所述第九晶体管的第二极与所述第二下拉节点相连，所述第十晶体管的第一极与所述第三电源端相连，所述第十晶体管的第二极与所述第二下拉节点相连，所述第十晶体管的控制极与所述上拉节点相连。
9.根据权利要求3所述的移位寄存器，其特征在于，
所述第一下拉单元包括第十一晶体管和第十二晶体管，所述第十一晶体管的第一极与所述上拉节点相连，所述第十一晶体管的第二极与所述第三电源端相连，所述第十一晶体管的控制极与所述第一下拉节点相连，所述第十二晶体管的第一极与所述第一信号输出端相连，所述第十二晶体管的第二极与所述第三电源端相连，所述第十二晶体管的控制极与所述第一下拉节点相连；
所述第二下拉单元包括第十三晶体管和第十四晶体管，所述第十三晶体管的第一极与所述上拉节点相连，所述第十三晶体管的第二极与所述第三电源端相连，所述第十三晶体管的控制极与所述第二下拉节点相连，所述第十四晶体管的第一极与所述第二信号输出端相连，所述第十四晶体管的第二极与所述第三电源端相连，所述第十四晶体管的控制极与所述第二下拉节点相连。
10.根据权利要求4所述的移位寄存器，其特征在于，
所述第一下拉单元还包括第十五晶体管和第十六晶体管，所述第十五晶体管的第一极与所述第二下拉节点相连，所述第十五晶体管的第二极与所述第三电源端相连，所述第十五晶体管的控制极与所述第一下拉节点相连，所述第十六晶体管的第一极与所述第二信号输出端相连，所述第十六晶体管的第二极与所述第三电源端相连，所述第十六晶体管的控制极与所述第一下拉节点相连；
所述第二下拉单元还包括第十七晶体管和第十八晶体管，所述第十七晶体管的第一极与所述第一下拉节点相连，所述第十七晶体管的第二极与所述第三电源端相连，所述第十七晶体管的控制极与所述第二下拉节点相连，所述第十八晶体管的第一极与所述第一信号输出端相连，所述第十八晶体管的第二极与所述第三电源端相连，所述第十八晶体管的控制极与所述第二下拉节点相连。
11.一种栅极驱动电路，其特征在于，包括多级如权利要求1-10中任一项所述的移位寄存器。
12.根据权利要求11所述的栅极驱动电路，其特征在于，所述多级移位寄存器以每2P级移位寄存器构造一组栅极驱动单元，每组栅极驱动单元的2P级所述移位寄存器与2P组时钟信号对应，每组时钟信号中的两个时钟信号分别提供至相应移位寄存器的第一时钟信号端和第二时钟信号端，P为正整数，其中，
当P＝1时，每级所述移位寄存器的第一信号输入端连接前1级移位寄存器的第一信号输出端，每级所述移位寄存器的第二信号输入端连接前1级移位寄存器的第二信号输出端，每级所述移位寄存器的第一复位信号端连接后1级移位寄存器的第一信号输出端，每级所述移位寄存器的第二复位信号端连接后1级移位寄存器的第二信号输出端；
当P大于1时，每级所述移位寄存器的第一信号输入端连接前P级移位寄存器的第一信号输出端，每级所述移位寄存器的第二信号输入端连接前P级移位寄存器的第二信号输出端，每级所述移位寄存器的第一复位信号端连接后(P+1)级移位寄存器的第一信号输出端，每级所述移位寄存器的第二复位信号端连接后(P+1)级移位寄存器的第二信号输出端。
13.一种显示装置，其特征在于，包括根据权利要求11或12所述的栅极驱动电路。
14.一种如权利要求1-10中任一项所述的移位寄存器的控制方法，其特征在于，在任意两个相邻帧的其中一帧时间内，所述方法包括第一输入阶段、第一输出阶段和第一放电阶段，在任意两个相邻帧的另一帧时间内，所述方法包括第二输入阶段、第二输出阶段和第二放电阶段，其中，
在所述第一输入阶段，所述第一信号输入端输出输入导通电平，所述第一输入模块在所述输入导通电平的控制下，向所述上拉节点写入所述输入导通电平；
在所述第一输出阶段，所述第一时钟信号端输出时钟导通电平，所述上拉节点保持所述输入导通电平，所述第一输出模块在所述上拉节点的控制下，向所述第一信号输出端输出所述时钟导通电平；
在所述第一放电阶段，所述第一复位信号端输出复位导通电平，所述第一电源端输出第一控制电压，所述第一控制模块的第一复位单元在所述复位导通电平的控制下向所述上拉节点输出来自所述第三电源端的第三电源电压，所述第一控制模块的第一下拉控制单元在所述第一控制电压的控制下，向第一下拉节点输出所述第一控制电压，所述第一控制模块的第一下拉单元在所述第一下拉节点的控制下，分别向所述上拉节点和所述第一信号输出端输出来自所述第三电源端的所述第三电源电压；
在所述第二输入阶段，所述第二信号输入端输出输入导通电平，所述第二输入模块在所述输入导通电平的控制下，向所述上拉节点写入所述输入导通电平；
在所述第二输出阶段，所述第二时钟信号端输出时钟导通电平，所述上拉节点保持所述输入导通电平，所述第二输出模块在所述上拉节点的控制下，向所述第二信号输出端输出所述时钟导通电平；
在所述第二放电阶段，所述第二复位信号端输出复位导通电平，所述第二电源端输出第二控制电压，所述第二控制模块的第二复位单元在所述复位导通电平的控制下向所述上拉节点输出来自所述第三电源端的第三电源电压，所述第二控制模块的第二下拉控制单元在所述第二控制电压的控制下，向第二下拉节点输出所述第二控制电压，所述第二控制模块的第二下拉单元在所述第二下拉节点的控制下，分别向所述上拉节点和所述第二信号输出端输出来自所述第三电源端的所述第三电源电压。
显示装置、栅极驱动电路、移位寄存器及其控制方法
技术领域
[0001] 本发明涉及显示技术领域，尤其涉及一种移位寄存器、一种栅极驱动电路、一种显示装置以及一种显示装置的控制方法。
背景技术
[0002] 相关技术提出了一种AMOLED(Active Matrix Organic Light Emitting Diode,有源矩阵有机发光二极管)像素电路，该像素电路采用两套驱动的TFT(Thin Film Transistor,薄膜晶体管)和电容设计来降低驱动管的阈值电压漂移，即在相邻帧，两个驱动管轮流开启，从而，降低驱动管的偏压时间，降低驱动管的阈值电压漂移。但是，相关技术存在的问题在于，现有栅极驱动电路无法实现该像素电路所需驱动时序。
发明内容
[0003] 本发明旨在至少在一定程度上解决相关技术中的技术问题之一。
[0004] 为此，本发明的第一个目的在于提出一种移位寄存器，能够实现采用两套驱动设计的像素电路所需的驱动时序。
[0005] 本发明的第二个目的在于提出一种栅极驱动电路。
[0006] 本发明的第三个目的在于提出一种显示装置。
[0007] 本发明的第四个目的在于提出一种移位寄存器的控制方法。
[0008] 为达上述目的，本发明第一方面实施例提出了一种移位寄存器，包括第一移位寄存单元和第二移位寄存单元，其中，所述第一移位寄存单元包括第一输入模块、第一输出模块和第一控制模块，其中，所述第一输入模块分别与第一信号输入端和上拉节点相连，所述第一输入模块用于在所述第一信号输入端提供的第一输入信号的控制下将所述第一信号输入端的电压写入所述上拉节点；所述第一输出模块分别与所述上拉节点、第一时钟信号端和第一信号输出端相连，所述第一输出模块用于在所述上拉节点的电压的控制下将所述第一时钟信号端的电压写入所述第一信号输出端；所述第一控制模块分别与第一电源端、所述上拉节点、第一复位信号端、第三电源端和所述第一信号输出端相连，所述第一控制模块用于在所述第一电源端提供的第一控制电压和所述第一复位信号端的电压的控制下对所述第一信号输出端和所述上拉节点的电压进行控制；所述第二移位寄存单元包括第二输入模块、第二输出模块和第二控制模块，其中，所述第二输入模块分别与第二信号输入端和所述上拉节点相连，所述第二输入模块用于在所述第二信号输入端提供的第二输入信号的控制下将所述第二信号输入端的电压写入所述上拉节点；所述第二输出模块分别与所述上拉节点、第二时钟信号端和第二信号输出端相连，所述第二输出模块用于在所述上拉节点的电压的控制下将所述第二时钟信号端的电压写入所述第二信号输出端；所述第二控制模块分别与第二电源端、所述上拉节点、第二复位信号端、所述第三电源端和所述第二信号输出端相连，所述第二控制模块用于在所述第二电源端提供的第二控制电压和所述第二复位信号端的电压的控制下对所述第二信号输出端和所述上拉节点的电压进行控制；其中，在任意两个相邻帧的其中一帧时间内，所述第一电源端输出第一控制电压，所述第一时钟信号和所述第一输入信号为脉冲信号，在所述任意两个相邻帧的另一帧时间内，所述第二电源端输出第二控制电压，所述第二时钟信号和所述第二输入信号为脉冲信号。
[0009] 根据本发明实施例提出的移位寄存器，在任意两个相邻帧的其中一帧时间内，第一电源端输出第一控制电压，第一时钟信号和第一输入信号为脉冲信号，以使第一移位寄存单元工作，在任意两个相邻帧的另一帧时间内，第二电源端输出第二控制电压，第二时钟信号和第二输入信号为脉冲信号，以使第二移位寄存单元工作，从而第一移位寄存单元与第二移位寄存单元交替进行像素驱动，实现采用两套驱动设计的像素电路所需的驱动时序，并且易于实现。
[0010] 根据本发明的一个实施例，所述第一控制模块包括：第一复位单元，所述第一复位单元分别与所述第一复位信号端、所述第三电源端和所述上拉节点相连，所述第一复位单元用于在所述第一复位信号端的电压的控制下将所述第三电源端的电压写入所述上拉节点；第一下拉控制单元，所述第一下拉控制单元分别与所述第一电源端、所述上拉节点、第一下拉节点和所述第三电源端相连，所述第一下拉控制单元用于在所述第一电源端提供的第一控制电压的控制下将所述第一控制电压写入所述第一下拉节点，并在所述上拉节点的电压的控制下将所述第三电源端的电压写入所述第一下拉节点；第一下拉单元，所述第一下拉单元分别与所述第一下拉节点、所述上拉节点、所述第三电源端和所述第一信号输出端相连，所述第一下拉单元用于在所述第一下拉节点的电压的控制下对所述上拉节点和所述第一信号输出端进行放电处理。
[0011] 根据本发明的一个实施例，所述第二控制模块包括：第二复位单元，所述第二复位单元分别与所述第二复位信号端、所述第三电源端和所述上拉节点相连，所述第二复位单元用于在所述第二复位信号端的电压的控制下将所述第三电源端的电压写入所述上拉节点；第二下拉控制单元，所述第二下拉控制单元分别与所述第二电源端、所述上拉节点、第二下拉节点和所述第三电源端相连，所述第二下拉控制单元用于在所述第二电源端提供的第二控制电压的控制下将所述第二控制电压写入所述第二下拉节点，并在所述上拉节点的电压的控制下将所述第三电源端的电压写入所述第二下拉节点；第二下拉单元，所述第二下拉单元分别与所述第二下拉节点、所述上拉节点、所述第三电源端和所述第二信号输出端相连，所述第二下拉单元用于在所述第二下拉节点的电压的控制下对所述上拉节点和所述第二信号输出端进行放电处理。
[0012] 根据本发明的一个实施例，所述第一下拉单元还与所述第二下拉节点和所述第二信号输出端相连，所述第一下拉单元还用于在所述第一下拉节点的电压的控制下对所述第二下拉节点和所述第二信号输出端进行放电处理；所述第二下拉单元还与所述第一下拉节点和所述第一信号输出端相连，所述第二下拉单元还用于在所述第二下拉节点的电压的控制下对所述第一下拉节点和所述第一信号输出端进行放电处理。
[0013] 根据本发明的一个实施例，所述第一输入模块包括第一晶体管，所述第一晶体管的第一极和控制极与所述第一信号输入端相连，所述第一晶体管的第二极与所述上拉节点相连；所述第二输入模块包括第二晶体管，所述第二晶体管的第一极和控制极与所述第二信号输入端相连，所述第二晶体管的第二极与所述上拉节点相连。
[0014] 根据本发明的一个实施例，所述第一输出模块包括第三晶体管和第一电容，所述第三晶体管的第一极与所述第一时钟信号端相连，所述第三晶体管的第二极与所述第一信号输出端相连，所述第三晶体管的控制极与所述上拉节点相连，所述第一电容的一端与所述上拉节点相连，所述第一电容的另一端与所述第一信号输出端相连；所述第二输出模块包括第四晶体管和第二电容，所述第四晶体管的第一极与所述第二时钟信号端相连，所述第四晶体管的第二极与所述第二信号输出端相连，所述第四晶体管的控制极与所述上拉节点相连，所述第二电容的一端与所述上拉节点相连，所述第二电容的另一端与所述第二信号输出端相连。
[0015] 根据本发明的一个实施例，所述第一复位单元包括第五晶体管，所述第五晶体管的第一极与所述上拉节点相连，所述第五晶体管的第二极与所述第三电源端相连，所述第五晶体管的控制极与所述第一复位信号端相连；所述第二复位单元包括第六晶体管，所述第六晶体管的第一极与所述上拉节点相连，所述第六晶体管的第二极与所述第三电源端相连，所述第六晶体管的控制极与所述第二复位信号端相连。
[0016] 根据本发明的一个实施例，所述第一下拉控制单元包括第七晶体管和第八晶体管，所述第七晶体管的第一极和控制极与所述第一电源端相连，所述第七晶体管的第二极与所述第一下拉节点相连，所述第八晶体管的第一极与所述第三电源端相连，所述第八晶体管的第二极与所述第一下拉节点相连，所述第八晶体管的控制极与所述上拉节点相连；所述第二下拉控制单元包括第九晶体管和第十晶体管，所述第九晶体管的第一极和控制极与所述第二电源端相连，所述第九晶体管的第二极与所述第二下拉节点相连，所述第十晶体管的第一极与所述第三电源端相连，所述第十晶体管的第二极与所述第二下拉节点相连，所述第十晶体管的控制极与所述上拉节点相连。
[0017] 根据本发明的一个实施例，所述第一下拉单元包括第十一晶体管和第十二晶体管，所述第十一晶体管的第一极与所述上拉节点相连，所述第十一晶体管的第二极与所述第三电源端相连，所述第十一晶体管的控制极与所述第一下拉节点相连，所述第十二晶体管的第一极与所述第一信号输出端相连，所述第十二晶体管的第二极与所述第三电源端相连，所述第十二晶体管的控制极与所述第一下拉节点相连；所述第二下拉单元包括第十三晶体管和第十四晶体管，所述第十三晶体管的第一极与所述上拉节点相连，所述第十三晶体管的第二极与所述第三电源端相连，所述第十三晶体管的控制极与所述第二下拉节点相连，所述第十四晶体管的第一极与所述第二信号输出端相连，所述第十四晶体管的第二极与所述第三电源端相连，所述第十四晶体管的控制极与所述第二下拉节点相连。
[0018] 根据本发明的一个实施例，所述第一下拉单元还包括第十五晶体管和第十六晶体管，所述第十五晶体管的第一极与所述第二下拉节点相连，所述第十五晶体管的第二极与所述第三电源端相连，所述第十五晶体管的控制极与所述第一下拉节点相连，所述第十六晶体管的第一极与所述第二信号输出端相连，所述第十六晶体管的第二极与所述第三电源端相连，所述第十六晶体管的控制极与所述第一下拉节点相连；所述第二下拉单元还包括第十七晶体管和第十八晶体管，所述第十七晶体管的第一极与所述第一下拉节点相连，所述第十七晶体管的第二极与所述第三电源端相连，所述第十七晶体管的控制极与所述第二下拉节点相连，所述第十八晶体管的第一极与所述第一信号输出端相连，所述第十八晶体管的第二极与所述第三电源端相连，所述第十八晶体管的控制极与所述第二下拉节点相连。
[0019] 为达到上述目的，本发明第二方面实施例提出的一种栅极驱动电路，包括多级所述的移位寄存器。
[0020] 根据本发明实施例的栅极驱动电路，通过多级上述移位寄存器，第一移位寄存单元与第二移位寄存单元交替进行像素驱动，实现采用两套驱动设计的像素电路所需的驱动时序，且易于实现。
[0021] 根据本发明的一个实施例，所述多级移位寄存器以每2P级移位寄存器构造一组栅极驱动单元，每组栅极驱动单元的2P级所述移位寄存器与2P组时钟信号对应，每组时钟信号中的两个时钟信号分别提供至相应移位寄存器的第一时钟信号端和第二时钟信号端，P为正整数，其中，当P＝1时，每级所述移位寄存器的第一信号输入端连接前1级移位寄存器的第一信号输出端，每级所述移位寄存器的第二信号输入端连接前1级移位寄存器的第二信号输出端，每级所述移位寄存器的第一复位信号端连接后1级移位寄存器的第一信号输出端，每级所述移位寄存器的第二复位信号端连接后1级移位寄存器的第二信号输出端；当P大于1时，每级所述移位寄存器的第一信号输入端连接前P级移位寄存器的第一信号输出端，每级所述移位寄存器的第二信号输入端连接前P级移位寄存器的第二信号输出端，每级所述移位寄存器的第一复位信号端连接后(P+1)级移位寄存器的第一信号输出端，每级所述移位寄存器的第二复位信号端连接后(P+1)级移位寄存器的第二信号输出端。
[0022] 为达到上述目的，本发明第三方面实施例提出的一种显示装置，包括所述的栅极驱动电路。
[0023] 根据本发明实施例的显示装置，通过上述栅极驱动电路，第一移位寄存单元与第二移位寄存单元交替进行像素驱动，实现采用两套驱动设计的像素电路所需的驱动时序，并且易于实现。
[0024] 为达到上述目的，本发明第三方面实施例提出的一种移位寄存器的控制方法，在任意两个相邻帧的其中一帧时间内，所述方法包括第一输入阶段、第一输出阶段和第一放电阶段，在任意两个相邻帧的另一帧时间内，所述方法包括第二输入阶段、第二输出阶段和第二放电阶段，其中，在所述第一输入阶段，所述第一信号输入端输出输入导通电平，所述第一输入模块在所述输入导通电平的控制下，向所述上拉节点写入所述输入导通电平；在所述第一输出阶段，所述第一时钟信号端输出时钟导通电平，所述上拉节点保持所述输入导通电平，所述第一输出模块在所述上拉节点的控制下，向所述第一信号输出端输出所述时钟导通电平；在所述第一放电阶段，所述第一复位信号端输出复位导通电平，所述第一电源端输出第一控制电压，所述第一控制模块的第一复位单元在所述复位导通电平的控制下向所述上拉节点输出来自所述第三电源端的第三电源电压，所述第一控制模块的第一下拉控制单元在所述第一控制电压的控制下，向第一下拉节点输出所述第一控制电压，所述第一控制模块的第一下拉单元在所述第一下拉节点的控制下，分别向所述上拉节点和所述第一信号输出端输出来自所述第三电源端的所述第三电源电压；在所述第二输入阶段，所述第二信号输入端输出输入导通电平，所述第二输入模块在所述输入导通电平的控制下，向所述上拉节点写入所述输入导通电平；在所述第二输出阶段，所述第二时钟信号端输出时钟导通电平，所述上拉节点保持所述输入导通电平，所述第二输出模块在所述上拉节点的控制下，向所述第二信号输出端输出所述时钟导通电平；在所述第二放电阶段，所述第二复位信号端输出复位导通电平，所述第二电源端输出第二控制电压，所述第二控制模块的第二复位单元在所述复位导通电平的控制下向所述上拉节点输出来自所述第三电源端的第三电源电压，所述第二控制模块的第二下拉控制单元在所述第二控制电压的控制下，向第二下拉节点输出所述第二控制电压，所述第二控制模块的第二下拉单元在所述第二下拉节点的控制下，分别向所述上拉节点和所述第二信号输出端输出来自所述第三电源端的所述第三电源电压。
[0025] 根据本发明实施例提出的移位寄存器的控制方法，在任意两个相邻帧的其中一帧时间内，第一电源端输出第一控制电压，第一时钟信号和第一输入信号为脉冲信号，以使第一移位寄存单元工作，在任意两个相邻帧的另一帧时间内，第二电源端输出第二控制电压，第二时钟信号和第二输入信号为脉冲信号，以使第二移位寄存单元工作，从而，从而第一移位寄存单元与第二移位寄存单元交替进行像素驱动，实现采用两套驱动设计的像素电路所需的驱动时序，并且易于实现。
[0027] 本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
[0028] 图1为相关技术中像素驱动电路的电路原理图；
[0029] 图2为图1的驱动时序的示意图；
[0030] 图3是根据本发明实施例的移位寄存器的方框示意图；
[0031] 图4是根据本发明一个实施例的移位寄存器的方框示意图；
[0032] 图5是根据本发明一个实施例的移位寄存器的电路原理图；
[0033] 图6为图4的工作时序的示意图；
[0034] 图7是根据本发明一个实施例的栅极驱动电路中移位寄存器级联的结构原理图；
[0035] 图8为图7的工作时序的示意图；以及
[0036] 图9是根据本发明实施例的移位寄存器的控制方法的流程图。
具体实施方式
[0037] 下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
[0038] 下面先简单介绍相关技术中AMOLED像素电路。
[0039] 针对驱动管的阈值电压漂移的情况，相关技术提出了一种改进的AMOLED像素电路，如图1所示，采用两套驱动的TFT和电容设计来降低驱动管的阈值电压漂移，即在一帧时间内，左边的一组TFT和电容工作，即图1中的T1、T2和C1工作，这时右边的一组TFT和电容C1’不工作。在另外一帧时间内，右边的一组TFT工作，即图1中的T1’、T2’和C1’工作，左边的一组TFT和电容C1不工作。
[0040] 图1中像素电路的驱动时序可如图2所示，在N帧的T1时间段，Vscan_a和Vdata_a为高电平，此时Vscan_b和Vdata_b为低电平，因此在后续时间段，T2开启，T2’关断并处于阈值电压恢复期。在N+1帧时间段，Vscan_b和Vdata_b为高电平，此时Vscan_a和Vdata_a为低电平，因此在后续时间段，T2’开启，T2关断并且处于阈值电压恢复期。如此，在相邻帧，驱动管T2和T2’轮流开启，将大大降低驱动管的偏压时间，从而极大的降低了驱动管的阈值电压漂移。
[0041] 栅极驱动电路GOA(Gate Driver On Array)除了能够省略栅极驱动IC以及对应的Bonding工序外，还可实现面板的窄边框设计，因此GOA在面板的设计和生产中得到越来越广泛的应用。但是，现有GOA无法实现图2所需的驱动时序。
[0042] 基于此，本发明提出了一种移位寄存器及其控制方法。
[0043] 下面参考附图描述本发明实施例的显示装置、栅极驱动电路、移位寄存器及其控制方法。
[0044] 图3是根据本发明实施例的移位寄存器的方框示意图。如图3所示，移位寄存器100包括第一移位寄存单元101和第二移位寄存单元102。
[0045] 其中，第一移位寄存单元101包括第一输入模块11、第一输出模块12和第一控制模块13，第一输入模块11分别与第一信号输入端input_a和上拉节点pu相连，第一输入模块11用于在第一信号输入端input_a提供的第一输入信号的控制下将第一信号输入端input_a的电压写入上拉节点pu；第一输出模块12分别与上拉节点pu、第一时钟信号端clk和第一信号输出端output_a相连，第一输出模块12用于在上拉节点pu的电压的控制下将第一时钟信号端clk的电压写入第一信号输出端output_a；第一控制模块13分别与第一电源端vdd1、上拉节点pu、第一复位信号端rst_a、第三电源端vss和第一信号输出端output_a，第一控制模块13用于在第一电源端vdd1提供的第一控制电压和第一复位信号端rst_a的电压的控制下对第一信号输出端output_a和上拉节点pu的电压进行控制；
[0046] 第二移位寄存单元102包括第二输入模块21、第二输出模块22和第二控制模块23，其中，第二输入模块21分别与第二信号输入端input_b和上拉节点pu相连，第二输入模块21用于在第二信号输入端input_b提供的第二输入信号的控制下将第二信号输入端input_b的电压写入上拉节点pu；第二输出模块22分别与上拉节点pu、第二时钟信号端clkb和第二信号输出端output_b相连，第二输出模块22用于在上拉节点pu的电压的控制下将第二时钟信号端clkb的电压写入第二信号输出端output_b；第二控制模块23分别与第二电源端vdd2、上拉节点pu、第二复位信号端rst_b、第三电源端vss和第二信号输出端output_b，第二控制模块23用于在第二电源端vdd2提供的第二控制电压和第二复位信号端rst_b的电压的控制下对第二信号输出端output_b和上拉节点pu的电压进行控制。
[0047] 其中，在任意两个相邻帧的其中一帧时间内，第一电源端vdd1输出第一控制电压，第一时钟信号和第一输入信号为脉冲信号，在任意两个相邻帧的另一帧时间内，第二电源端vdd2输出第二控制电压，第二时钟信号和第二输入信号为脉冲信号。
[0048] 需要说明的是，第一控制电压和第二控制电压可为高电平，脉冲信号可为存在高低电平的方波信号，例如，脉冲信号可以是在时刻t1由低电平变为高电平且在t时间后再由高电平变为低电平的信号。
[0049] 还需说明的是，本文中的“高电平”和“低电平”分别指的是某一位置处由电位高度范围代表的两种逻辑状态。举例来说，高电平可以具体可指代高于公共端电压的电位，低电平可以具体指代低于公共端电压的电位，同时，不同位置的“高电平”电位可不相同，且不同位置的“低电平”电位也可不相同。可以理解的是，具体的电位高度范围可以在具体应用场景下根据需要进行设置，本发明对此不做限制。
[0050] 具体而言，在第一电源端vdd和第二电源端vdd2电平设置上，可以在一帧时间内，将第一电源端vdd1设置为高电平，同时第二电源端vdd2设置为低电平，此时将对上拉节点pu和第一信号输出端output_a进行放电，在相邻的下一帧时间内，将第一电源端vdd1设置为低电平，同时第二电源端vdd2设置为高电平，此时，将对上拉节点pu和第二信号输出端output_b进行放电。另外，在第一时钟信号端clk和第二时钟信号端clkb的电平设置上，可以在一帧时间内，将第一时钟信号端clk设置为有高低脉冲的方波信号，同时将第二时钟信号端clkb设置为低电平直流信号，在相邻的下一帧时间内，将第二时钟信号端clkb设置为有高低脉冲的方波信号，同时将第一时钟信号端clk设置为低电平直流信号。
[0051] 由此，在驱动AMOLED像素时，第一信号输出端output_a和第二信号输出端output_b的信号可分别对应提供至图1中的Vscan_a和Vscan_b。在一帧时间内，第一输出模块12将第一时钟信号端clk的电压写入第一信号输出端output_a，在第一时钟信号端clk为高电平时，第一信号输出端output_a为高电平，进行像素驱动，例如可驱动图1中左边的一组TFT和电容工作，而第二输出模块22始终输出低电平，无法进行像素驱动，例如图1中右边的一组TFT和电容不工作，从而，可实现图2中N帧的驱动时序。在相邻的下一帧时间内，第二输出模块22将第二时钟信号端clkb的电压写入第二信号输出端output_b，在第二时钟信号端clkb为高电平时，第二信号输出端output_b为高电平，进行像素驱动，例如可驱动图1中右边的一组TFT和电容工作，而第一输出模块12始终输出低电平，无法进行像素驱动，例如图1中左边的一组TFT和电容不工作，从而，可实现图2中(N+1)帧的驱动时序。
[0052] 由此，第一移位寄存单元101与第二移位寄存单元102能够交替进行像素驱动，实现采用两套驱动设计的像素电路所需的驱动时序，并且易于实现。
[0053] 进一步地，如图4所示，第一控制模块13包括：第一复位单元14、第一下拉控制单元15和第一下拉单元16。
[0054] 其中，第一复位单元14分别与第一复位信号端rst_a、第三电源端vss和上拉节点pu相连，第一复位单元14用于在第一复位信号端rst_a的电压的控制下将第三电源端vss的电压写入上拉节点pu；第一下拉控制单元15分别与第一电源端vdd1、上拉节点pu、第一下拉节点pd1和第三电源端vss相连，第一下拉控制单元15用于在第一电源端vdd1提供的第一控制电压的控制下将第一控制电压写入第一下拉节点pd1，并在上拉节点pu的电压的控制下将第三电源端vss的电压写入第一下拉节点pd1；第一下拉单元16分别与第一下拉节点pd1、上拉节点pu、第三电源端vss和第一信号输出端output_a相连，第一下拉单元16用于在第一下拉节点pd1的电压的控制下对上拉节点pu和第一信号输出端output_a进行放电处理。
[0055] 进一步地，如图4所示，第二控制模块23包括：第二复位单元24、第二下拉控制单元25和第二下拉单元26。
[0056] 其中，第二复位单元24分别与第二复位信号端rst_b、第三电源端vss和上拉节点pu相连，第二复位单元24用于在第二复位信号端rst_b的电压的控制下将第三电源端vss的电压写入上拉节点pu；第二下拉控制单元25分别与第二电源端vdd2、上拉节点pu、第二下拉节点pd2和第三电源端vss相连，第二下拉控制单元25用于在第二电源端vdd2提供的第二控制电压的控制下将第二控制电压写入第二下拉节点pd2，并在上拉节点pu的电压的控制下将第三电源端vss的电压写入第二下拉节点pd2；第二下拉单元26分别与第二下拉节点pd2、上拉节点pu、第三电源端vss和第二信号输出端output_b相连，第二下拉单元26用于在第二下拉节点pd2的电压的控制下对上拉节点pu和第二信号输出端output_b进行放电处理。
[0057] 更进一步地，如图4所示，第一下拉单元16还与第二下拉节点pd2和第二信号输出端output_b相连，第一下拉单元16还用于在第一下拉节点pd1的电压的控制下对第二下拉节点pd2和第二信号输出端output_b进行放电处理；第二下拉单元26还与第一下拉节点pd1和第一信号输出端output_a相连，第二下拉单元26还用于在第二下拉节点pd2的电压的控制下对第一下拉节点pd1和第一信号输出端output_a进行放电处理。
[0058] 也就是说，在一帧时间内，将第一电源端vdd1设置为高电平，同时第二电源端vdd2设置为低电平，此时将对上拉节点pu和第一信号输出端output_a进行放电，同时还对第二信号输出端output_b进行放电处理。在相邻的下一帧时间内，将第一电源端vdd1设置为低电平，同时第二电源端vdd2设置为高电平，此时，将对上拉节点pu和第二信号输出端output_b进行放电，同时还对第一信号输出端output_a进行放电处理。
[0059] 具体而言，前述移位寄存器100的工作过程如下：
[0060] 在任意两个相邻帧的其中一帧时间内，在第一输入阶段，第一信号输入端input_a输出输入导通电平，第一输入模块11在输入导通电平的控制下，向上拉节点pu写入输入导通电平；
[0061] 在第一输出阶段，第一时钟信号端clk输出时钟导通电平，上拉节点pu保持输入导通电平，第一输出模块12在上拉节点pu的控制下，向第一信号输出端output_a输出时钟导通电平；
[0062] 在第一放电阶段，第一复位信号端rst_a输出复位导通电平，第一电源端vdd1输出第一控制电压，第一控制模块13的第一复位单元14在第一复位信号的控制下向上拉节点pu输出来自第三电源端vss的第三电源电压，第一控制模块13的第一下拉控制单元15在第一控制电压的控制下，向第一下拉节点pd1输出第一控制电压，第一控制模块的第一下拉单元在第一下拉节点pd1的控制下，分别向上拉节点pu和第一信号输出端output_a输出来自第三电源端vss的第三电源电压；
[0063] 在任意两个相邻帧的另一帧时间内，在第二输入阶段，第二信号输入端input_b输出输入导通电平，第二输入模块21在输入导通电平的控制下，向上拉节点pu写入输入导通电平；
[0064] 在第二输出阶段，第二时钟信号端clk输出时钟导通电平，上拉节点pu保持输入导通电平，第二输出模块22在上拉节点pu的控制下，向第二信号输出端input_b输出时钟导通电平；
[0065] 在第二放电阶段，第二复位信号端rst_b输出复位导通电平，第二电源端vdd2输出第二控制电压，第二控制模块23的第二复位单元24在复位导通电平的控制下向上拉节点pu输出来自第三电源端vss的第三电源电压，第二控制模块23的第二下拉控制单元25在第二控制电压的控制下，向第二下拉节点pd2输出第二控制电压，第二控制模块23的第二下拉单元26在第二下拉节点pd2的控制下，分别向上拉节点pu和第二信号输出端output_b输出来自第三电源端vss的第三电源电压。
[0066] 另外，在第一输出阶段与第一放电阶段还具有第一中间阶段，第二时钟信号端clk输出时钟关断电平，第一输出模块12在上拉节点pu的控制下，向第一信号输出端input_a输出时钟关断电平；在第二输出阶段与第二放电阶段还具有第二中间阶段，第二时钟信号端clkb输出时钟关断电平，第二输出模块22在上拉节点pu的控制下，向第二信号输出端input_b输出时钟关断电平。
[0067] 在本发明的一个具体示例中，输入导通电平、时钟导通电平、复位导通电平、第一控制电压和第二控制电压均为可为高电平，第三电源信号和时钟关断电平可为低电平。
[0068] 也就是说，假设在一帧时间内，vdd1为高电平，vdd2为低电平，以及clk为脉冲信号，clkb为低电平，移位寄存器100的详细工作过程为：
[0069] 在第一输入阶段，第一信号输入端input_a为高电平，第一输入模块11开启，高电平写入上拉节点pu，第一输出模块12和第二输出模块22在上拉节点pu的控制下导通，因第一时钟信号端clk和第二时钟信号端clkb为低电平，因此，第一信号输出端output_a和第二信号输出端output_b输出低电平。此时，第二信号输入端input_b为低电平，因此第二输入模块关断。因上拉节点pu为高电平，第一下拉节点pd1被拉至第三电源电压，第二下拉节点pd2被拉至第三电源电压。并且，第一复位信号端rst_a和第二复位信号端rst_b为复位关断电平例如低电平，因此，第一复位单元14和第二复位单元24关断。由此，在第一输入阶段，上拉节点pu充电至高电平，output_a和output_b输出低电平。
[0070] 在第一输出阶段，第一信号输入端input_a和第二信号输入端input_b输出输入关断电压例如低电平，此时第一输入模块11和第二输入模块21关断，但是由于第一输出模块12和第二输出模块22的电容保持作用，第一输出模块12和第二输出模块22继续开启，因第一时钟信号端clk为高电平，因此第一输出模块12输出高电平，即output_a为高电平。同时，由于第二输出模块22开启，且第二时钟信号clkb为低电平，因此output_b输出低电平。在上拉节点pu控制下，第一下拉节点pd1被拉至第三电源电压，第二下拉节点pd2被拉至第三电源电压。并且，第一复位信号端rst_a和第二复位信号端rst_b为低电平，因此，第一复位单元14和第二复位单元24关断。
[0071] 在第一中间阶段，第一信号输入端input_a和第二信号输入端input_b输出输入关断电压例如低电平，此时第一输入模块11和第二输入模块21关断，但是由于第一输出模块12和第二输出模块22的电容保持作用，第一输出模块12和第二输出模块22继续开启，因第一时钟信号端clk和第二时钟信号clkb为低电平，因此output_a和output_b输出低电平。由于pu点仍为高电平，因此第一下拉节点pd1和第二下拉节点pd2被拉至第三电源电压。并且，第一复位信号端rst_a和第二复位信号端rst_b为低电平，因此，第一复位单元14和第二复位单元24关断。
[0072] 在第一放电阶段，第一复位信号端rst_a为低电平，第一复位单元14开启，上拉节点pu被放电至低电平，因此第一输出模块12和第二输出模块22关断，由于vdd1为高电平，因此第一下拉节点pd1被写入高电平，第一下拉单元16导通，使得上拉节点pu、output_a和output_b放电至低电平。因vdd2为低电平，因此第二下拉节点pd2为低电平，第二下拉单元26关断。并且，第二复位信号端rst_b为低电平，第二复位单元24关断。
[0073] 在相邻的下一帧时间内，vdd1为低电平，vdd2为稿电平，以及clk为低电平，clkb为脉冲信号，移位寄存器100的详细工作过程为：
[0074] 在第二输入阶段，第二信号输入端input_b为高电平，第二输入模块21开启，高电平写入上拉节点pu，第一输出模块12和第二输出模块22在上拉节点pu的控制下导通，因第一时钟信号端clk和第二时钟信号端clkb为低电平，因此，第一信号输出端output_a和第二信号输出端output_b输出低电平。此时，第一信号输入端input_a为低电平，因此第一输入模块11关断。因上拉节点pu为高电平，第一下拉节点pd1被拉至第三电源电压，第二下拉节点pd2被拉至第三电源电压。并且，第一复位信号端rst_a和第二复位信号端rst_b为复位关断电平例如低电平，因此，第一复位单元14和第二复位单元24关断。由此，在第二输入阶段，上拉节点pu充电至高电平，output_a和output_b输出低电平。
[0075] 在第二输出阶段，第二信号输入端input_a和第二信号输入端input_b输出输入关断电压例如低电平，此时第一输入模块11和第二输入模块21关断，但是由于第一输出模块12和第二输出模块22的电容保持作用，第一输出模块12和第二输出模块22继续开启，因第二时钟信号端clkb为高电平，因此第二输出模块22输出高电平，即output_b为高电平。同时，由于第一输出模块12开启，且第一时钟信号clk为低电平，因此output_a输出低电平。在上拉节点pu控制下，第一下拉节点pd1被拉至第三电源电压，第二下拉节点pd2被拉至第三电源电压。并且，第一复位信号端rst_a和第二复位信号端rst_b为低电平，因此，第一复位单元14和第二复位单元24关断。
[0076] 在第二中间阶段，第一信号输入端input_a和第二信号输入端input_b输出低电平，此时第一输入模块11和第二输入模块21关断，但是由于第一输出模块12和第二输出模块22的电容保持作用，第一输出模块12和第二输出模块22继续开启，因第一时钟信号端clk和第二时钟信号clkb为低电平，因此output_a和output_b输出低电平。由于pu点仍为高电平，因此第一下拉节点pd1和第二下拉节点pd2被拉至第三电源电压。并且，第一复位信号端rst_a和第二复位信号端rst_b为低电平，因此，第一复位单元14和第二复位单元24关断。
[0077] 在第二放电阶段，第二复位信号端rst_b为低电平，第二复位单元24开启，上拉节点pu被放电至低电平，因此第一输出模块12和第二输出模块22关断，由于vdd2为高电平，因此第二下拉节点pd2被写入高电平，第二下拉单元26导通，使得上拉节点pu、output_a和output_b放电至低电平。因vdd1为低电平，因此第一下拉节点pd1为低电平，第一下拉单元16关断。并且，第一复位信号端rst_a为低电平，第一复位单元14关断。
[0078] 因此，在vdd1、vdd2在不同帧交替为高电平，同时配合clk和clkb在不同帧交替为脉冲信号时，能够使得第一移位寄存单元101与第二移位寄存单元102在不同帧交替进行像素驱动，进而实现图2中的像素驱动时序。
[0079] 下面结合附图5对本发明实施例的移位寄存器的电路结构进行详细描述。
[0080] 根据图5的实施例，第一输入模块11包括第一晶体管M1，第一晶体管M1的第一极和控制极与第一信号输入端input_a相连，第一晶体管M1的第二极与上拉节点pu相连；第二输入模块21包括第二晶体管M2，第二晶体管M2的第一极和控制极与第二信号输入端input_b相连，第二晶体管M2的第二极与上拉节点pu相连。
[0081] 如图5所示，第一输出模块12包括第三晶体管M3和第一电容C11，第三晶体管M3的第一极与第一时钟信号端clk相连，第三晶体管M3的第二极与第一信号输出端output_a相连，第三晶体管M3的控制极与上拉节点pu相连，第一电容C1的一端与上拉节点pu相连，第一电容C1的另一端与第一信号输出端output_a相连；第二输出模块22包括第四晶体管M4和第二电容C22，第四晶体管M4的第一极与第二时钟信号端clkb相连，第四晶体管M4的第二极与第二信号输出端output_b相连，第四晶体管M4的控制极与上拉节点pu相连，第二电容C22的一端与上拉节点pu相连，第二电容C2的另一端与第二信号输出端output_b相连。
[0082] 如图5所示，第一复位单元14包括第五晶体管M5，第五晶体管M5的第一极与上拉节点pu相连，第五晶体管M5的第二极与第三电源端vss相连，第五晶体管M5的控制极与第一复位信号端rst_a相连；第二复位单元24包括第六晶体管M6，第六晶体管M6的第一极与上拉节点pu相连，第六晶体管M6的第二极与第三电源端vss相连，第六晶体管M6的控制极与第二复位信号端rst_b相连。
[0083] 如图5所示，第一下拉控制单元15包括第七晶体管M7和第八晶体管M8，第七晶体管M7的第一极和控制极与第一电源端vdd1相连，第七晶体管M7的第二极与第一下拉节点pd1相连，第八晶体管M8的第一极与第三电源端vss相连，第八晶体管M8的第二极与第一下拉节点pd1相连，第八晶体管M8的控制极与上拉节点pu相连；第二下拉控制单元25包括第九晶体管M9和第十晶体管M10，第九晶体管M9的第一极和控制极与第二电源端vdd2相连，第九晶体管M9的第二极与第二下拉节点pd2相连，第十晶体管M10的第一极与第三电源端vss相连，第十晶体管M10的第二极与第二下拉节点pd2相连，第十晶体管M10的控制极与上拉节点pu相连。
[0084] 如图5所示，第一下拉单元16包括第十一晶体管M11和第十二晶体管M12，第十一晶体管M11的第一极与上拉节点pu相连，第十一晶体管M11的第二极与第三电源端vss相连，第十一晶体管M11的控制极与第一下拉节点pd1相连，第十二晶体管M12的第一极与第一信号输出端output_a相连，第十二晶体管M12的第二极与第三电源端vss相连，第十二晶体管M12的控制极与第一下拉节点pd1相连；第二下拉单元26包括第十三晶体管M13和第十四晶体管M14，第十三晶体管M13的第一极与上拉节点pu相连，第十三晶体管M13的第二极与第三电源端vss相连，第十三晶体管M13的控制极与第二下拉节点pd2相连，第十四晶体管M14的第一极与第二信号输出端output_b相连，第十四晶体管M14的第二极与第三电源端vss相连，第十四晶体管M14的控制极与第二下拉节点pd2相连。
[0085] 如图5所示，第一下拉单元16还包括第十五晶体管M15和第十六晶体管M16，第十五晶体管M15的第一极与第二下拉节点pd2相连，第十五晶体管M15的第二极与第三电源端vss相连，第十五晶体管M15的控制极与第一下拉节点pd1相连，第十六晶体管M16的第一极与第二信号输出端output_b相连，第十六晶体管M16的第二极与第三电源端vss相连，第十六晶体管M16的控制极与第一下拉节点pd1相连；第二下拉单元26还包括第十七晶体管M17和第十八晶体管M18，第十七晶体管M17的第一极与第一下拉节点pd1相连，第十七晶体管M17的第二极与第三电源端vss相连，第十七晶体管M17的控制极与第二下拉节点pd2相连，第十八晶体管M18的第一极与第一信号输出端output_a相连，第十八晶体管M18的第二极与第三电源端vss相连，第十八晶体管M18的控制极与第二下拉节点pd2相连。
[0086] 需要说说明的是，晶体管的控制极可指栅极，晶体管的第一极可指漏极，晶体管的第二极可指源极。
[0087] 假设在一帧时间内，vdd1为高电平，vdd2为低电平，以及clk为脉冲信号，clkb为低电平，下面结合图6的时序图详细描述图5实施例的工作过程。其中，由于vdd1为高电平，因此M7在一帧时间内始终开启，而vdd2为低电平，因此M9在一帧时间内始终关闭。
[0088] 1)t1时间段对应第一输入阶段，在此阶段，input_a为高电平，input_b、clk、clkb、rst_a、rst_b为低电平，因input_a为高电平，因此M1开启，高电平写入上拉节点pu以及第一电容C11和第二电容C22，因此，M3和M4开启，因clk、clkb为低电平，因此output_a和output_b输出低电平。因input_b为低电平，因此M2关断。再者，因上拉节点pu为高电平，因此M8和M10开启，第一下拉节点pd1被拉至低电平vss，第二下拉节点pd2被拉至低电平vss。由于第一下拉节点pd1和第二下拉节点pd2被拉至低电平vss，因此M11至M18均关断。另外，由于rst_a、rst_b均为低电平，因此M5和M6关断。由此，在第一输入阶段，可实现上拉节点pu充电至高电平，M3和M4开启，且output_a和output_b输出低电平vss。
[0089] 可以理解的是，可适当设置M7和M8的宽度比值(例如W(M7):W(M8)＝1:5),使得W(M8)>>W(M7)，即M8的宽度W(M8)远大于M7的宽度W(M7),这样M8开启对第一下拉节点pd1的放电速度远大于M7开启对第一下拉节点pd1的充电速度，故无论M7是否开启，只要M8开启，第一下拉节点pd1即被拉至低电平vss。同理，对M9和M10可做类似设置，使得W(M10)>>W(M9)，即M10的宽度W(M10)远大于M9的宽度W(M9)，使得M10开启对第二下拉节点pd2的放电速度远大于M9开启对第二下拉节点pd2点的充电速度，故无论M9是否开启，只要M10开启，第二下拉节点pd2即被拉至低电平vss。
[0090] 2)t2时间段对应第一输出阶段，在此阶段，clk为高电平，input_a、input_b、、clkb、rst_a、rst_b为低电平。此时input_a和input_b为低电平，因此M1、M2关断，但是由于第一电容C11和第二电容C22的保持作用，M3和M4继续开启，因clk为高电平，因此M3输出高电平，即output_a为高电平，由于第一电容C11的自举作用，因此上拉节点pu的电位峰值近似变为原来的2倍值。同时，由于M4开启，且clkb为低电平，因此output_b输出低电平vss，因M8的放电速度远大约M7的放电速度，因此第一下拉节点pd1的电位为低电平vss，同时M10开启以及vdd2为低电平，故第二下拉节点pd2为低电平vss。因由于第一下拉节点pd1和第二下拉节点pd2被拉至低电平vss，因此M11至M18均关断。由于rst_a、rst_b均为低电平，因此M5和M6关断。
[0091] 3)t3时间段对应第一中间阶段(或者称output_a复位阶段)。在此阶段，clk、input_a、input_b、、clkb、rst_a、rst_b均为低电平。此时input_a和input_b为低电平，因此M1、M2关断。由于第一电容C11和第二电容C22的保持作用，M3和M4继续开启，因clk和clkb为低电平，此时output_a由于M3的反向放电将该行电位放电至低电平vss，同时M4开启，其也将output_b进行放电，使得output_b维持低电平vss，此时上拉节点pu的电位将下降到原来高电平的水平。由于上拉节点pu仍为高电平，由上分析知，第一下拉节点pd1和第二下拉节点pd2被拉至低电平vss，因此M11至M18均关断。由于rst_a、rst_b均为低电平，因此M5和M6关断。
[0092] 4)t4时间段对应第一放电阶段。在此阶段，rst_a为高电平，clk、input_a、input_b、clkb、rst_b均为低电平，此时rst_a为高电平，因此M5开启，故上拉节点pu被放电至低电平vss，因此M3和M4关断，M8和M10关断。因M7的栅极和源极与vdd1相连，因此第一下拉节点pd1被写入高电平，故M11、M12、M15和M16开启，使得上拉节点pu以及output_a和output_b放电至低电平vss，因vdd2为低电平，因此M13、M14、M17和M18保持关断。此时input_a和input_b为低电平，因此M1、M2关断，rst_b为低电平，因此M6关断。
[0093] 由以上4个阶段的时序分析知道，图6的驱动时序在vdd1为高电平，且clk为脉冲时信号时，可以实现图2中N帧时的驱动时序；同理分析可以得到，在vdd2为高电平且clkb为脉冲信号时，可以实现图2中N+1帧时的驱动时序。由此，在vdd1、vdd2在不同帧交替为高电平，同时配合clk、clkb在不同帧交替为脉冲信号时，能够实现图2中的驱动时序。
[0094] 基于上述实施例，在不同帧频时，两组时钟信号在脉冲信号和低电平之间变化时，能够实现第一移位寄存单元与第二移位寄存单元交替进行像素驱动，满足图2的驱动时序要求。并且，该移位寄存器整体上使用的晶体管数目较少，使得实现起来更加简单。
[0095] 综上，根据本发明实施例提出的移位寄存器，在任意两个相邻帧的其中一帧时间内，第一电源端输出第一控制电压，第一时钟信号和第一输入信号为脉冲信号，以使第一移位寄存单元工作，在任意两个相邻帧的另一帧时间内，第二电源端输出第二控制电压，第二时钟信号和第二输入信号为脉冲信号，以使第二移位寄存单元工作，从而第一移位寄存单元与第二移位寄存单元交替进行像素驱动，实现采用两套驱动设计的像素电路所需的驱动时序，并且易于实现。
[0096] 基于上述实施例的移位寄存器，本发明还提出一种栅极驱动电路。
[0097] 本发明实施例的栅极驱动电路，包括多级前述实施例的移位寄存器，多级移位寄存器级联连接。
[0098] 根据本发明的一个实施例，多级移位寄存器以每2P级移位寄存器构造一组栅极驱动单元，每组栅极驱动单元的2P级移位寄存器与2P组时钟信号对应，每组时钟信号中的两个时钟信号分别提供至相应移位寄存器的第一时钟信号端clk和第二时钟信号端clkb，P为正整数。也就是说，每级移位寄存器对应一组时钟信号，即一组时钟信号中的两个时钟信号分别对应图3-6实施例的第一时钟信号端clk和第二时钟信号端clkb，如前述分析，在一帧时间内，第一时钟信号端clk的信号为脉冲信号，且第二时钟信号端clkb的信号为低电平，即2P个第一时钟信号端clk的信号为脉冲信号，假设脉冲信号的周期为T，那么，2P个第一时钟信号端clk的信号中每个信号相对应与前一个信号滞后2P/T。在相邻的下一帧时间内，第二时钟信号端clkb的信号为脉冲信号，第一时钟信号端clk的信号为低电平，即2P个第二时钟信号端clkb的信号为脉冲信号，假设脉冲信号的周期为T，那么，2P个第二时钟信号端clkb的信号中每个信号相对应与前一个信号滞后2P/T。
[0099] 当P＝1时，每级移位寄存器的第一信号输入端连接前1级移位寄存器的第一信号输出端，每级移位寄存器的第二信号输入端连接前1级移位寄存器的第二信号输出端，每级移位寄存器的第一复位信号端连接后1级移位寄存器的第一信号输出端，每级移位寄存器的第二复位信号端连接后1级移位寄存器的第二信号输出端。
[0100] 需要说明的是，前1级移位寄存器是指当前级移位寄存器的前1级移位寄存器，后1级移位寄存器是指当前级移位寄存器的后1级栅极驱动单元，以第j级作为当前级为例，第j级移位寄存器的前1级移位寄存器为第(j-1)级移位寄存器，第j级移位寄存器的后1级移位寄存器为第(j+1)级移位寄存器。
[0101] 当P大于1时，每级移位寄存器的第一信号输入端连接前P级移位寄存器的第一信号输出端，每级移位寄存器的第二信号输入端连接前P级移位寄存器的第二信号输出端，每级移位寄存器的第一复位信号端连接后(P+1)级移位寄存器的第一信号输出端，每级移位寄存器的第二复位信号端连接后(P+1)级移位寄存器的第二信号输出端。
[0102] 需要说明的是，前P级移位寄存器是指当前级移位寄存器的前P级移位寄存器，后(P+1)级移位寄存器是指当前级移位寄存器的后(P+1)级移位寄存器，以第j级作为当前级为例，第j级移位寄存器的前P级移位寄存器为第(j-P)级移位寄存器，第j级移位寄存器的后(P+1)级移位寄存器为第(j+P+1)级移位寄存器。
[0103] 可以理解的是，当前级移位寄存器不存在前P级移位寄存器或前1级移位寄存器时，可将当前级移位寄存器的输入端连接预设控制信号端STV。
[0104] 下面结合图7和图8以4组时钟信号为例进行详细说明，即P＝2。
[0105] 如图7所示，4个图5实施例的移位寄存器的级联结构，其中，每级移位寄存器有output_a和output_b，在驱动AMOLED像素时，output_a和output_b可分别设置为图2中的Vscan_a和Vscan_b信号。并且，对应每级移位寄存器的第一信号输出端output_a，设置clk信号线，即4级移位寄存器对应设置4个clk信号线例如分别为clk1～clk4。对应每级移位寄存器的第二信号输出端output_b，设置clkb信号线，即4级移位寄存器对应设置4个clkb信号线例如分别为clk1b～clk4b。如图7所示，clk1和clk1b分别与第一级移位寄存器SR1的clk和clkb相连，clk2和clk2b分别与第二级移位寄存器SR2的clk和clkb相连，clk3和clk23分别与第三级移位寄存器SR3的clk和clkb相连，clk4和clk4b分别与第四级移位寄存器SR4的clk和clkb相连，…，以此类推。
[0106] 并且，如图7所示，第一级移位寄存器SR1的output1_a和output1_b分别连接第三级移位寄存器SR3的input3_a和input3_b,第二级移位寄存器SR2的output2_a,output2_b分别连接第四级移位寄存器SR4的input4_a和input4_b；第四级移位寄存器SR4的输出output4_a和output4_b分别连接到第一级移位寄存器SR1的rst_a和rst_b。
[0107] 如图8所示，在clk1-clk4为脉冲信号，clk1b-clk4b为低电平时，output1_a～output4_a依次输出行驱动信号，而output1_b～output4_b则始终输出低电平信号。同理，在clk1b-clk4 b为脉冲信号，clk-clk4为低电平时，output1_b～output4_b依次输出行驱动信号，而output1_a～output4_a则始终输出低电平信号。
[0108] 由此，通过上述移位寄存器的级联结构，通过clk和clkb在脉冲信号和低电平之间变化，能够实现交替进行像素驱动的驱动时序，且整体上使用的TFT管子数目较少，使得实现起来更加简单。
[0109] 综上，根据本发明实施例的栅极驱动电路，通过多级上述移位寄存器，第一移位寄存单元与第二移位寄存单元交替进行像素驱动，实现采用两套驱动设计的像素电路所需的驱动时序，且易于实现。
[0110] 为了实现上述实施例，本发明还提出了一种显示装置，包括前实施例的栅极驱动电路。
[0111] 根据本发明实施例的显示装置，通过上述栅极驱动电路，第一移位寄存单元与第二移位寄存单元交替进行像素驱动，实现采用两套驱动设计的像素电路所需的驱动时序，并且易于实现。
[0112] 基于上述实施例的移位寄存器，本发明实施例还提出了一种移位寄存器的控制方法。
[0113] 图9是根据本发明实施例的移位寄存器的控制方法的流程图。在任意两个相邻帧的其中一帧时间内，方法包括第一输入阶段、第一输出阶段和第一放电阶段，在任意两个相邻帧的另一帧时间内，方法包括第二输入阶段、第二输出阶段和第二放电阶段，其中，如图9所示，移位寄存器的控制方法包括：
[0114] S1：在第一输入阶段，第一信号输入端输出输入导通电平，第一输入模块在输入导通电平的控制下，向上拉节点写入输入导通电平；
[0115] S2：第一输出阶段，第一时钟信号端输出时钟导通电平，上拉节点保持输入导通电平，第一输出模块在上拉节点的控制下，向第一信号输出端输出时钟导通电平；
[0116] S3：第一放电阶段，第一复位信号端输出复位导通电平，第一电源端输出第一控制电压，第一控制模块的第一复位单元在复位导通电平的控制下向上拉节点输出来自第三电源端的第三电源电压，第一控制模块的第一下拉控制单元在第一控制电压的控制下，向第一下拉节点输出第一控制电压，第一控制模块的第一下拉单元在第一下拉节点的控制下，分别向上拉节点和第一信号输出端输出来自第三电源端的第三电源电压；
[0117] S4：在第二输入阶段，第二信号输入端输出输入导通电平，第二输入模块在输入导通电平的控制下，向上拉节点写入输入导通电平；
[0118] S5：在第二输出阶段，第二时钟信号端输出时钟导通电平，上拉节点保持输入导通电平，第二输出模块在上拉节点的控制下，向第二信号输出端输出时钟导通电平；
[0119] S16：在第二放电阶段，第二复位信号端输出复位导通电平，第二电源端输出第二控制电压，第二控制模块的第二复位单元在复位导通电平的控制下向上拉节点输出来自第三电源端的第三电源电压，第二控制模块的第二下拉控制单元在第二控制电压的控制下，向第二下拉节点输出第二控制电压，第二控制模块的第二下拉单元在第二下拉节点的控制下，分别向上拉节点和第二信号输出端输出来自第三电源端的第三电源电压。
[0120] 根据本发明实施例提出的移位寄存器的控制方法，在任意两个相邻帧的其中一帧时间内，第一电源端输出第一控制电压，第一时钟信号和第一输入信号为脉冲信号，以使第一移位寄存单元工作，在任意两个相邻帧的另一帧时间内，第二电源端输出第二控制电压，第二时钟信号和第二输入信号为脉冲信号，以使第二移位寄存单元工作，从而，从而第一移位寄存单元与第二移位寄存单元交替进行像素驱动，实现采用两套驱动设计的像素电路所需的驱动时序，并且易于实现。
[0121] 在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
[0122] 此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
[0123] 流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现定制逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本发明的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解。
[0124] 在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行系统、装置或设备(如基于计算机的系统、包括处理器的系统或其他可以从指令执行系统、装置或设备取指令并执行指令的系统)使用，或结合这些指令执行系统、装置或设备而使用。就本说明书而言，"计算机可读介质"可以是任何可以包含、存储、通信、传播或传输程序以供指令执行系统、装置或设备或结合这些指令执行系统、装置或设备而使用的装置。计算机可读介质的更具体的示例(非穷尽性列表)包括以下：具有一个或多个布线的电连接部(电子装置)，便携式计算机盘盒(磁装置)，随机存取存储器(RAM)，只读存储器(ROM)，可擦除可编辑只读存储器(EPROM或闪速存储器)，光纤装置，以及便携式光盘只读存储器(CDROM)。另外，计算机可读介质甚至可以是可在其上打印所述程序的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算机存储器中。
[0125] 应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。如，如果用硬件来实现和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。
[0126] 本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。
[0127] 此外，在本发明各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。
[0128] 上述提到的存储介质可以是只读存储器，磁盘或光盘等。尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
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