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격자 부정합된 헤테로-에피텍셜 막

阅读:1025发布:2020-08-24

专利汇可以提供격자 부정합된 헤테로-에피텍셜 막专利检索,专利查询,专利分析的服务。并且한실시형태는기판상에 EPI 막을형성하는것에관한것이고여기서 EPI 막은기판과다른격자상수를갖는다. EPI 막및 기판은예를들어, Si 및 SiGe 기판및 Ⅲ-Ⅴ또는Ⅳ 막을갖는헤테로-에피텍셜장치를총체적으로형성하기위해각기다른재료들을포함할수 있다. EPI 막은다중 EPI 층들또는막들중 하나일수 있고막들은서로다른재료들을포함할수 있고서로직접접촉할수 있다. 또한, 다중 EPI 층들은도핑농도및/또는도핑농도에있어서서로다르게도핑될수 있다. 한실시형태는수평으로배향된헤테로-에피텍셜구조를생성하는것을포함한다. 다른실시형태는수직으로배향된헤테로-에피텍셜구조를생성하는것을포함한다. 이헤테로-에피텍셜구조들은특히예를들어, 바이폴라접합트랜지스터, 헤테로접합바이폴라트랜지스터, 사이리스터, 및터널링전계효과트랜지스터를포함할수 있다. 다른실시형태가여기에설명된다.,下面是격자 부정합된 헤테로-에피텍셜 막专利的具体信息内容。

  • 헤테로-에피텍셜 구조의 장치로서,
    기판 폭에 대응하는 기판 장축(substrate major axis) 및 기판 높이에 대응하는 기판 단축(substrate minor axis)을 갖는 평면 내에 포함된 기판; 및
    제2 에피텍셜(EPI) 클래딩층 및 제3 EPI 클래딩층과 인접하는 제1 EPI 클래딩층 - 상기 제1 EPI 클래딩층, 제2 EPI 클래딩층, 및 제3 EPI 클래딩층은 하나의 평면 내에 포함되고, 상기 평면은, 상기 기판 장축에 평행하고 상기 제1 EPI 클래딩층, 제2 EPI 클래딩층, 및 제3 EPI 클래딩층과 교차하는 플래너 장축(planar major axis)을 포함함 -
    을 포함하고,
    상기 기판은 기판 격자 상수를 포함하고 상기 제1 EPI 클래딩층, 제2 EPI 클래딩층, 및 제3 EPI 클래딩층 중 하나는 상기 기판 격자 상수와 동일하지 않은 격자 상수를 포함하고,
    상기 제3 EPI 클래딩층은 제2 EPI 클래딩 재료와 동일한 제3 EPI 클래딩 재료를 포함하고,
    상기 제1 EPI 클래딩층은 하나의 극성으로 도핑되고 상기 제2 EPI 클래딩층 및 제3 EPI 클래딩층은 상기 제1 EPI 클래딩층의 극성과 반대인 또 하나의 극성으로 도핑되며,
    상기 제2 EPI 클래딩층 및 제3 EPI 클래딩층은 (a) 상기 기판 쪽으로 연장되는 핀, 및 (b) 상기 기판 쪽으로 연장되는 트렌치 중 하나로부터 등거리에 있는, 헤테로-에피텍셜 구조의 장치.
  • 제1항에 있어서, 상기 제1 EPI 클래딩층은 대향하는 측벽들을 포함하고, 상기 측벽들 중 하나는 상기 제2 EPI 클래딩층과 직접 접촉하고, 상기 측벽들 중 다른 하나는 상기 제3 EPI 클래딩층과 직접 접촉하는, 헤테로-에피텍셜 구조의 장치.
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  • 제1항에 있어서, 상기 제1 EPI 클래딩층, 제2 EPI 클래딩층, 및 제3 EPI 클래딩층은 바이폴라 접합 트랜지스터, 헤테로접합 바이폴라 트랜지스터, 및 사이리스터(thyristor) 중 하나에 포함되는, 헤테로-에피텍셜 구조의 장치.
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  • 제1항에 있어서, 상기 제1 EPI 클래딩층 및 제2 EPI 클래딩층은 진성 EPI 클래딩층(intrinsic EPI cladding layer)의 대향하는 측벽들과 직접 접촉하고 상기 제1 EPI 클래딩층 및 제3 EPI 클래딩층은 또 하나의 진성 EPI 클래딩층의 대향하는 측벽들과 직접 접촉하는, 헤테로-에피텍셜 구조의 장치.
  • 제1항에 있어서, 상기 제1 EPI 클래딩 재료와 동일한 제4 EPI 클래딩 재료를 포함하는 제4 EPI 클래딩층을 포함하고, 상기 제4 EPI 클래딩층은 상기 평면 내에 포함되고, 상기 제1 EPI 클래딩층과 제3 EPI 클래딩층 사이에 위치하고, 상기 제1 EPI 클래딩층과 동일한 도핑 농도 및 극성을 갖는, 헤테로-에피텍셜 구조의 장치.
  • 제8항에 있어서, 상기 제1 EPI 클래딩층 및 제4 EPI 클래딩층은 상기 기판 쪽으로 연장되는 핀, 및 상기 기판 쪽으로 연장되는 트렌치 중 하나로부터 등거리에 있는, 헤테로-에피텍셜 구조의 장치.
  • 제1항에 있어서, 상기 제1 EPI 클래딩층은 제1 EPI 클래딩 재료를 포함하고 상기 제2 EPI 클래딩층은 상기 제1 EPI 클래딩 재료와 동일하지 않은 제2 EPI 클래딩 재료를 포함하는, 헤테로-에피텍셜 구조의 장치.
  • 헤테로-에피텍셜 구조의 장치로서,
    기판 폭에 대응하는 기판 장축 및 기판 높이에 대응하는 기판 단축을 갖는 평면 내에 포함된 기판;
    상기 기판 단축에 평행한, 제1 트렌치 높이에 대응하는, 제1 트렌치 장축을 갖는 제1 트렌치에 포함된 제1 에피텍셜(EPI) 층 및 제2 EPI 층; 및
    상기 기판 단축에 평행하고 상기 제1 트렌치와 교차하지 않는, 제2 트렌치 높이에 대응하는, 제2 트렌치 장축을 갖는 제2 트렌치를 포함하고,
    상기 기판은 기판 격자 상수를 포함하고 상기 제1 EPI 층 및 제2 EPI 층 중 하나는 상기 기판 격자 상수와 동일하지 않은 격자 상수를 포함하는, 헤테로-에피텍셜 구조의 장치.
  • 제11항에 있어서, 상기 제1 트렌치에 포함된 제3 EPI 층을 포함하고, 상기 제2 EPI 층은 상기 제1 EPI 층의 상부 및 상기 제3 EPI 층의 하부와 직접 접촉하는, 헤테로-에피텍셜 구조의 장치.
  • 제12항에 있어서, 상기 제2 EPI 층 및 제3 EPI 층은 서로 다른 재료를 포함하는, 헤테로-에피텍셜 구조의 장치.
  • 제13항에 있어서, 상기 제2 EPI 층은 하나의 극성으로 도핑되고 상기 제1 EPI 층 및 제3 EPI 층은 상기 제2 EPI 층의 극성과 반대인 또 하나의 극성으로 도핑되는, 헤테로-에피텍셜 구조의 장치.
  • 제14항에 있어서, 상기 제1 EPI 층 및 제3 EPI 층은 서로 다른 도핑 농도를 갖는, 헤테로-에피텍셜 구조의 장치.
  • 제11항에 있어서, 상기 제1 EPI 층 및 제2 EPI 층은 바이폴라 접합 트랜지스터, 헤테로접합 바이폴라 트랜지스터, 사이리스터, 및 터널링 전계 효과 트랜지스터 중 하나에 포함되는, 헤테로-에피텍셜 구조의 장치.
  • 제11항에 있어서,
    상기 기판 단축에 평행하고 상기 제2 트렌치와 교차하지 않는, 제3 트렌치 높이에 대응하는, 제3 트렌치 장축을 갖는 제3 트렌치에 포함된 제3 EPI 층 및 제4 EPI 층을 포함하고,
    상기 제1 EPI 층, 제2 EPI 층, 제3 EPI 층 및 제4 EPI 층은 각각 바이폴라 접합 트랜지스터, 헤테로접합 바이폴라 트랜지스터, 사이리스터, 및 터널링 전계 효과 트랜지스터 중 하나에 포함되고,
    상기 제1 트렌치 및 제3 트렌치는 상기 제2 트렌치로부터 등거리에 있는, 헤테로-에피텍셜 구조의 장치.
  • 헤테로-에피텍셜 구조의 장치로서,
    기판 폭에 대응하는 기판 장축 및 기판 높이에 대응하는 기판 단축을 갖는 평면 내에 포함된, 기판 격자 상수를 갖는 기판;
    상기 기판 단축에 평행한, 제1 트렌치 높이에 대응하는 제1 트렌치 장축을 포함하는 제1 트렌치;
    상기 기판 단축에 평행하고 상기 제1 트렌치와 교차하지 않는, 제2 트렌치 높이에 대응하는, 제2 트렌치 장축을 갖는 제2 트렌치;
    상기 제1 트렌치에 포함된 제1 에피텍셜(EPI) 층; 및
    상기 제1 트렌치 장축과 교차하는, 제2 EPI 층 하부 및 대향하는 측벽 부분들을 포함하는, 제2 EPI 층을 포함하고,
    상기 제1 EPI 층 및 제2 EPI 층 중 하나는 상기 기판 격자 상수와 동일하지 않은 격자 상수를 포함하는, 헤테로-에피텍셜 구조의 장치.
  • 제18항에 있어서,
    상기 기판 단축에 평행한, 추가적인 트렌치 높이에 대응하는, 추가적인 트렌치 장축을 포함하는 추가적인 트렌치;
    상기 추가적인 트렌치에 포함된, 상기 제1 EPI 층의 격자 상수와 동일한 격자 상수를 갖는, 추가적인 EPI 층; 및
    상기 추가적인 트렌치 장축과 교차하는, 상기 제2 EPI 층의 격자 상수와 동일한 격자 상수를 갖는, 또 하나의 EPI 층을 포함하고,
    상기 제1 트렌치 및 상기 추가적인 트렌치는 상기 제2 트렌치로부터 등거리에 있는, 헤테로-에피텍셜 구조의 장치.
  • 제18항에 있어서, 상기 제1 EPI 층 및 제2 EPI 층은 동일하지 않은 밴드갭을 갖는, 헤테로-에피텍셜 구조의 장치.
  • 제18항에 있어서, 상기 제2 EPI 층은 리세스(recess)를 포함하는 하부 부분을 포함하는, 헤테로-에피텍셜 구조의 장치.
  • 제18항에 있어서, 상기 제2 트렌치는 핀을 포함하는, 헤테로-에피텍셜 구조의 장치.
  • 说明书全文

    격자 부정합된 헤테로-에피텍셜 막{LATTICE MISMATCHED HETERO-EPITAXIAL FILM}

    다양한 전자 및 광전자 장치가 예를 들어, 기본 실리콘(Si) 기판 상에 고품질 Ⅲ-Ⅴ 반도체 또는 Si 기판 상에 Ⅳ 반도체를 성장함으로써 가능하게 된다. Ⅲ-Ⅴ 또는 Ⅳ 재료의 성능 장점을 달성할 수 있는 표면 층은 이들에 제한되지 않지만, 안티몬화 인듐(InSb), 비소화 인듐(InAs), 게르마늄(Ge), 및 실리콘 게르마늄(SiGe)과 같은 극도로 높은 이동도 재료로 제조된 CMOS 및 양자 웰(QW)과 같은 다양한 고성능 전자 장치를 도모할 수 있다. 레이저, 검출기 및 광전 변환 소자와 같은 광학 장치는 이들에 제한되지 않지만, 비소화 갈륨(GaAs) 및 비소화 인듐 갈륨(InGaAs)과 같은, 다양한 다른 다이렉트 밴드 갭 재료로도 제조될 수 있다. 이들 장치는 Si 기판의 사용은 비용 절감의 추가적인 장점을 갖기 때문에 이들을 Si의 종래의 장치와 모놀리식 집적함으로써 더욱 향상될 수 있다.

    그러나, Si 기판 상의 Ⅲ-Ⅴ 및 Ⅳ 재료의 성장은 많은 도전을 받고 있다. 결정 결함이 Ⅲ-Ⅴ 반도체 에피텍셜(EPI) 층과 Si 반도체 기판 또는 Ⅳ 반도체 EPI 층과 Si 반도체 기판 사이의 격자 부정합, 극성-온-비극성 부정합, 및 열적 부정합에 의해 발생된다. EPI 층과 기판 사이의 격자 부정합이 수 퍼센트를 초과할 때, 부정합에 의해 생긴 스트레인은 너무 크게 되고 EPI 막을 완화함으로써 결함이 EPI 층 내에 발생된다. 막 두께가 임계 두께(즉, 막은 이 두께 아래에서 완전히 스트레인되고 이 두께 위에서 부분적으로 완화됨)보다 크면, 스트레인은 EPI 막 내에서 뿐만 아니라 막 및 기판 계면에서의 맞지 않는 전위(dislocation)를 발생함으로써 완화된다. EPI 결정 결함은 관통 전위, 스택킹 폴트 및 트윈(stacking faults and twins)의 형태일 수 있다. 많은 결함, 특히 관통 전위 및 트윈은 반도체 장치가 제조되는 "장치 층" 내로 전파하는 경향이 있다. 일반적으로, 결함 발생의 정도는 Ⅲ-Ⅴ 반도체와 Si 반도체 기판 또는 Ⅳ 반도체와 Si 기판 사이의 격자 부정합의 양과 상관된다.

    본 발명의 실시 형태의 특징 및 장점은 첨부된 청구 범위, 하나 이상의 예의 실시 형태의 다음의 상세한 설명, 및 아래와 같은 대응하는 도면으로부터 분명해질 것이다.
    도 1a 내지 도 1e는 본 발명의 실시 형태의 수평 헤테로구조를 도시한다.
    도 2a 내지 도 2c는 본 발명의 실시 형태의 수직 헤테로구조를 도시한다.
    도 3a 및 도 3b는 본 발명의 실시 형태의 수직 헤테로구조를 도시한다.
    도 4a 및 도 4b는 본 발명의 실시 형태의 수직 헤테로구조를 도시한다.
    도 5는 본 발명의 실시 형태의 수직 헤테로구조를 도시한다.
    도 6은 본 발명의 실시 형태의 수평 헤테로구조 관련 방법을 포함한다.
    도 7은 본 발명의 실시 형태의 수직 헤테로구조 관련 방법을 포함한다.
    도 8은 본 발명의 실시 형태의 수직 헤테로구조 관련 방법을 포함한다.

    다음의 설명에서, 수많은 특정한 상세가 기술되지만 본 발명의 실시 형태는 이들 특정한 상세없이 실시될 수 있다. 널리 공지된 회로, 구조 및 기술이 본 발명의 이해를 흐리게 하는 것을 피하기 위해서 도시되지 않았다. "한 실시 형태", "다양한 실시 형태" 등이라고 표현한 것은 설명된 실시 형태(들)이 특정한 특징, 구조, 또는 특성을 포함할 수 있지만, 모든 실시 형태가 반드시 이 특징, 구조, 또는 특징을 포함하는 것은 아니라는 것을 나타낸다. 어떤 실시 형태는 다른 실시 형태를 위해 설명된 특징 중 일부, 모두를 갖거나, 그 어느 것도 갖지 않을 수 있다. "제1", "제2", "제3" 등은 공통의 물체를 설명하고 동일한 물체의 다른 예를 지칭하기 위해 사용된다. 이러한 형용사는 설명된 물체가 주어진 순차, 시간적, 공간적 순위, 또는 임의의 다른 방식으로 되어야 한다는 것을 의미하는 것은 아니다. "접속된"이란 표현은 서로 직접 물리적 또는 전기적으로 접촉되고 "결합된"이란 표현은 서로 협력하고 상호 작용하는 것을 나타낼 수 있지만, 직접 물리적 또는 전기적 접촉이 되거나 되지 않을 수 있는 것을 의미한다. 또한, 유사하거나 동일한 번호가 다른 도면에서 동일하거나 유사한 부분을 표시하는 데 사용되고 유사하거나 동일한 번호를 포함하는 모든 특징을 단일 또는 동일한 실시 형태를 구성하는 것을 의미하는 것은 아니다.

    격자 부정합된 구성의 종래의 기술은 기판과 관심있는 층(Ⅲ-Ⅴ재료 등을 포함하는 장치 층) 간의 격자 상수 차이를 브릿지하는 두꺼운 버퍼(예를 들어, 0.5 미크론 이상의 두께)의 퇴적을 포함한다. 이러한 종래의 기술에서 복잡한 어닐링 및 성분 배합 공정은 결함을 두꺼운 버퍼 내에서 서로에게로 "휘게 하여" 결함을 없애게 하는 데 사용된다. 많은 두꺼운 버퍼 기술은 시간 소모적이고, 비용이 많이 들고, 버퍼의 바람직하지 않은 표면 거칠기를 포함하고, 최소 결함 밀도가 여전히 높게 유지된다.

    또 하나의 종래의 기술은 애스펙트비 트랩핑(ART)을 포함한다. ART는 특정한 각도로 위로 전파하는 관통 전위에 기초한다. ART에서 트렌치는 결함이 트렌치의 측벽 상에서 종단하고 이 종단 위의 어떤 층이 결함이 없도록 충분히 높은 애스펙트비로 만들어진다.

    한 실시 형태는 상술한 종래의 방법과 다르고 EPI 막을 기판 상에 형성하는 것과 관련되고 여기서 EPI 막은 기판과 다른 격자 상수를 갖는다. EPI 막 및 기판은 예를 들어, Si 및/또는 SiGe 기판 및 Ⅲ-Ⅴ 또는 Ⅳ 막을 갖는 헤테로-에피텍셜 장치를 총체적으로 형성하기 위해 각기 다른 재료를 포함할 수 있다. EPI 막은 다중 EPI 층들 또는 막들 중 하나일 수 있고 막들은 서로 다른 재료를 포함할 수 있거나 포함하지 않을 수 있고 또는 서로 직접 접촉하거나 접촉하지 않을 수 있다. 또한, 다중 EPI 층들은 도핑 농도 및/또는 도핑 극성에 있어서 서로 다르게 도핑될 수 있다. 한 실시 형태는 수평으로 배향된 헤테로-에피텍셜 구조를 포함한다. 다른 실시 형태는 수직으로 배향된 헤테로-에피텍셜 구조를 포함한다. 이 헤테로-에피텍셜 구조들은 예를 들어, 바이폴라 접합 트랜지스터, 헤테로접합 바이폴라 트랜지스터, 사이리스터(thyristor), 및 터널링 전계 효과 트랜지스터를 포함할 수 있다. 다른 실시 형태가 여기에 설명된다.

    위에 언급된 바와 같이, 한 실시 형태는 수평으로 배향된 헤테로-에피텍셜 구조를 포함한다. 도 1a 내지 도 1e 및 도 6은 수평으로 배향된 헤테로-에피텍셜 구조(100)와 관련하여 논의된다. 블럭(605)에서 핀(105)이 형성된다(도 1a). 핀(105)은 기판(101)에 직접적으로 또는 간접적으로 결합할 수 있다. 핀(105)은 얕은 트렌치 분리(STI)부(110, 111)에 (직접 또는 간접적으로) 인접할 수 있다.

    블럭(610)에서 EPI 클래딩층(106)이 핀(105) 상에 형성된다(도 1b). 한 실시 형태에서 EPI 층(106)은 기판(101) 및/또는 핀(105)과 부정합된 격자 상수를 갖는다. 다른 실시 형태에서 이러한 부정합은 없거나 부정합은 줄어든다. 한 실시 형태에서 층(106)은 기판(101)(예를 들어, Si 또는 SiGe와 같은 Si를 포함하는 기판)과 다른 재료(예를 들어, Ⅲ-Ⅴ 또는 Ⅳ)이지만, 다른 실시 형태는 그렇게 한정되지 않는다. 도 1b의 예에서 층(106)은 N 도핑된다.

    여기에 사용된 것과 같은 클래딩층은 구조의 일부를 실질적으로 덮는 층이다. 예를 들어, 층(106)은 핀(105)의 측벽들 및 상부를 실질적으로 덮지만(핀(105)의 하부 및 아마도 다른 측벽들은 덮지 않는다). 이렇게 함으로써, 이 층과 기판(101) 및 인접한 핀(105) 상에 보다 일반적으로 형성된 STI(110)와 같은 층이 구분된다. 클래딩층으로 구조(예를 들어, 핀)를 클래드하는 데 요구되는 방법은 어느 한 특정한 방법으로 한정되지 않는다.

    블럭(615)은 모든 실시 형태에 포함되는 것은 아니다(이 블럭이 선택적이라는 것을 나타내는 파선 참조). 블럭(615)은 층(106) 위에 진성 반도체 클래딩층(107)을 형성하는 것을 포함한다(도 1c). 다른 실시 형태는 블럭(615)을 건너뛰고 블럭(620)으로 진행하는데(도 1d), 여기서 다른 EPI 층(층(108))이 외부 클래딩층 위에 형성된다(예를 들어, 블럭(615)이 생략된다면 층(108)은 층(106)에 직접 접촉하고 또는 블럭(615)이 포함된다면 층(107)과 직접 접촉한다). 한 실시 형태에서 EPI 층(108)은 기판(101) 및/또는 핀(105)과 부정합된 격자 상수를 갖는다. 다른 실시 형태에서 이러한 부정합은 없거나 부정합은 줄어든다. 층(108)은 층(106 및/또는 107)과 부정합된 격자 상수를 갖지만 다른 실시 형태에서 이러한 부정합은 없거나 부정합은 줄어든다. 한 실시 형태에서 층(106, 107, 및 108) 중 적어도 하나의 층은 기판(101)의 격자 상수와 격자 부정합한다. 한 실시 형태에서 층(108)은 기판(101)(예를 들어, Si 또는 SiGe와 같은 Si를 포함하는 기판)과 다른 재료(Ⅲ-Ⅴ 또는 Ⅳ)이지만, 다른 실시 형태는 그렇게 한정되지 않는다. 도 1d의 예에서 층(106)은 N 도핑되고 층(108)은 P 도핑되지만(층(107)은 진성), 다른 실시 형태에서 임의의 도핑이 다르게 수행될 수 있다(예를 들어, 층(106)은 P 도핑되고 층(108)은 N 도핑됨).

    블럭(625)(도 1e)에서 EPI 층들(106, 107, 108)의 부분들은 부분들((106 및 116)(둘 다 N 도핑), (107 및 117)(둘 다 진성), 및 (108 및 118)(둘 다 P 도핑))을 드러내기 위해 제거된다. 예를 들어, STI(110, 111)는 증가되고 EPI 층(106, 107, 108)의 상부는 폴리시 백된다. 도시하지 않은 도 1e의 전경 및 배경은 한 실시 형태에서 핀(105)이 층(106)과 층(116)을 완전히 분리하도록(예를 들어, 층(106)과 층(116)이 핀(105) 주위의 랩핑에 의해 서로 닿지 않도록) 분리될 수 있다. 다른 실시 형태에서, 층(106)은 핀(105)의 지점까지는 제거되지 않아 핀(105) 위에는 여전히 층(106)의 부분이 있을 수 있다. 다른 실시 형태에서, 핀(105)은 노출되고, 어떤 실시 형태에서는, 개방된 채로 트렌치를 남기면서 제거되거나, 예를 들어 산화물로 채워진다. 핀(105)이 스트레인되어 결함을 형성하기 시작하면 이 결함은 장치 성능을 저하시킬 누설 경로를 형성할 수 있다. 그러므로, 핀(105)는 누설 전류를 줄이기 위해 제거될 수 있다. 또한, 실리콘의 품질에 관계없이, 핀을 남겨 놓는다는 것은 정전기를 악화시킬 수 있으므로 핀은 정전기가 문제가 되는 경우에 제거될 수 있다.

    한 실시 형태에서, 최내각과 최외각 클래딩층을 형성하는 사이에, 어떤 어닐링된 클래딩층 및 기판의 격자 상수를 변화시키기 위래 어닐링이 수행될 수 있다(예를 들어, 어닐링된 클래딩층 및 기판이 동일한 격자 상수를 갖게 하고 또는 층들 사이의 부정합을 줄인다).

    클래딩층이 각각의 P, I, 및 N 층에 접근하도록 노출된 후에 각각의 접점(예를 들어, 금속 접점)은 P, I, 및 N 영역에 결합될 수 있고, 수평 PiN 또는 NiP 헤테로구조의 기본 구조가 생기게 된다. 단일 PiN 영역이 요구되면, 예를 들어 영역(108, 107, 106)은 보존될 수 있고 영역(116, 117, 118)은 제거될 수 있다. 그러나, (도 1e와 같은) 다른 실시 형태에서 2개의 분리된 PiN 장치(예를 들어, 층(108, 107, 106)을 사용하는 하나의 장치 및 층(116, 117, 118)을 사용하는 하나의 장치)가 제공된다. 다른 실시 형태에서 도 1e는, 한 예로서, 수평 바이폴라 접합 트랜지스터(PNP 또는 NPN), 수평 헤테로접합 바이폴라 트랜지스터(PNP 또는 NPN), 사이리스터 등에 사용될 수 있다. 예를 들어, PNP 장치는 P 부분을 위해 층(108)으로부터, N 부분을 위해 층(106 및/또는 116)으로부터, 및 다른 P 부분을 위해 층(118)으로부터 형성될 수 있다. 그러므로, 수평 헤테로에피텍셜 장치는 기판(101)의 장축(130)에 평행한 평면(131) 내에 도핑된 부분을 포함한다. 부분(107, 117)은 선택적이고 포함되지 않을 수 있다. 이러한 경우에, 한 실시 형태는 층(106)에 직접 접하는 층(108) 및 층(118)에 직접 접하는 층(116)을 가질 수 있다. 또한, 제거된 층(106)의 양에 따라 층(106 및 116)은 모노리식일 수 있다(즉, 실시 형태는 서로 완전히 떨어진 층(106, 116)을 포함하지만 다른 실시 형태는 직접 접속된 층을 포함한다). 그러므로, 한 실시 형태에서 클래딩층들이 헤테로-EPI 장치의 p 도핑된, 진성, 및 n 도핑된 영역들을 결정한다.

    앞서 언급된 바와 같이, 한 실시 형태는 수직으로 배향된 헤테로-에피텍셜 구조를 포함한다. 도 2a 내지 도 2c 및 도 7은 수직으로 배향된 헤테로-에피텍셜 구조(200)에 관해 논의된다. 블럭(705)은 핀 형성을 포함하고 블럭(710)은 핀 상에 EPI 클래딩층을 형성하는 것을 포함한다. 도 2a는 핀이 형성된 다음에 클래딩층으로 클래드된다는 점에서 상술한 도 1b와 유사하다. 그러나, 도 2a는 후속하는 클래딩층이 추가되지 않았고 핀(205)이 부분적으로 제거되어 STI로 교체된 실시 형태를 도시한다(블럭(715) 및 블럭(720)을 참조, 여기서 블럭(720)은 선택적임). 그러므로, 도 2a는 기판(201)(예를 들어, Si, SiGe 등) 쪽으로 연장하고 그와 접촉하는, 핀(205)의 남은 부분과 인접한 EPI 부분(206, 216)(둘 다 핀(205)의 상부를 덮는 원래의 클래징층으로부터 나온 것임)을 도시한다. 여기에 사용된 바와 같이, EPI 부분(206, 216)은 STI 부분(210, 211, 212)에 형성된 트렌치 내에 포함되는 것으로 고려될 수 있다.

    블럭(725)은 EPI 층(206) 위에 EPI 층(207)을 그리고 EPI 층(216) 위에 EPI 층(217)을 형성하는 것을 포함한다(도 2b). EPI 층(207, 217)의 상부가 이제 "새로운" EPI 핀의 높이가 되고(예를 들어, EPI 핀은 층(216, 217)을 포함함) 예를 들어 트랜지스터로 계속 처리될 수 있다. 한 실시 형태에서 층(216과 217)(및 206과 207)은 서로 다른 밴드갭을 가질 수 있다. 도 2b의 실시 형태에서 층(216)은 서브-핀 누설 전류를 관리/감소하도록 층(217)보다 큰 밴드갭을 가질 수 있다. 예를 들어, 층(217)은 InGaAs를 포함할 수 있고 층(216)은 InAlAs를 포함할 수 있다.

    또한, 선택적 블럭(730)에서 EPI 층(206, 216)(및/또는 층(207, 217))의 부분은 층(216, 217)을 층(206, 207)으로부터 분리하도록 제거되어(도 2c), 이제 산화물(213)에 포함된다. 이것은 (완전히 또는 부분적으로) 제거될 층에 접근될 때 더미 게이트의 교체 중에 일어날 수 있다. 한 결과로, 나노와이어(207, 217)가 형성된다. 또 다른 결과로, 나노와이어(206, 216)가 형성될 수 있다. 또한, 핀(205)은 EPI 층이 채워진 트렌츠의 장축(231, 233)에 평행하고 기판(201)의 장축(230)에 직교하는 장축(232)을 포함한다.

    한 실시 형태에서 EPI 층(207, 217)은 동일한 격자 상수를 가질 수 있다. 격자 상수는 기판(201) 및/또는 핀(205)과 부정합될 수 있다. 다른 실시 형태에서 이러한 부정합은 없거나 부정합은 줄어든다. 한 실시 형태에서 EPI 층(207, 217)은 EPI 층(206, 216)과 부정합된 격자 상수를 가질 수 있다. 다른 실시 형태에서 이러한 부정합은 없거나 부정합은 줄어든다. 한 실시 형태에서 EPI 층(207, 217)은 EPI 층(206, 216) 및 층(201)과 부정합된 격자 상수를 가질 수 있다. 한 실시 형태에서 층(207, 217)은 기판(201)(예를 들어, Si 또는 SiGe와 같은 Si를 포함하는 기판)과 다른 재료(예를 들어, Ⅲ-Ⅴ 또는 Ⅳ)이지만, 다른 실시 형태는 그렇게 한정되지 않는다. 한 실시 형태에서 층(207, 217)은 기판 EPI 층(206, 216)과 다른 재료(예를 들어, Ⅲ-Ⅴ 또는 Ⅳ)이다(예를 들어, 층(207, 217) 및 층(206, 216)은 다른 Ⅲ-Ⅴ 또는 Ⅳ 재료이다). 한 실시 형태에서 층(207, 217)은 층(206, 216)과 다르게(예를 들어 도핑, 극성) 도핑된다.

    도 3a 및 도 3b는 수직으로 배향된 헤테로-에피텍셜 구조(300)의 실시 형태를 도시한다. 도 3a는 도 2b에 이르게 된 것과 유사한 방식으로 형성된다. 그러나, 도 3a는 EPI 층(306, 316) 상부 바로 아래의 레벨까지 제거된 STI 부분(310, 311)을 도시한다. 층(307, 317)은 이제 층(306, 316)의 측벽 부분에 더 접근하게 되므로 층(306, 316)의 상부 및 측벽을 덮을 수 있다.

    도 3b는 도 2c와 유사한 방식으로 형성된다. 그러나, 도 3b는 층(307, 317) 내에 포함된 리세스(recess)(330, 331)를 도시한다. 리세스(330, 331)는 EPI 층(306, 316)의 부분이 제거된 때 남은 공극을 나타낸다. 이들 공극(산화물(313)로 채워질 수 있음)은 클래딩 재료층(307, 317)에 의해 덮인 층(306, 316)의 측벽 부분과 대응하는 측벽을 갖는다. 공극(330, 331)은 또한 클래딩 재료층(307, 317)으로 클래드된 층(306, 316)의 상부와 일치하는 상부를 가진다.

    도 4a 및 도 4b는 수직 헤테로구조의 다른 실시 형태를 도시한다. 그러나, 여기서, 수직 헤테로-에피텍셜 구조의 소자가 클래딩층 부분에 의해 비워진 트렌치 영역 내부에 형성된다. 도 4a 및 도 4b 및 도 8은 수직 헤테로구조(400)를 형성하는 것과 관련하여 논의된다.

    블럭(805, 810, 815, 820)은 블럭(705, 710, 715, 720)과 유사하고 간결성을 위해 다시 논의되지 않는다. 도 4a는 핀(405)이 기판(401)에 직접 접속하고 STI 부분(410, 411)과 인접한다는 점을 고려한다면 도 2a와 유사한다. 또한, 핀(405)은 EPI 층으로 채워진 트렌치의 장축(431, 433)에 평행하고 기판(401)의 장축(430)에 직교하는 장축(432)을 포함한다. 그러나, 도 4b는 EPI 층(406, 416)의 부분들이 공극(420, 421)을 형성하기 위해 제거되었다는 것(블럭 825)을 고려하면 도 2a와 다르다. 도 4b는 EPI 층(407, 417)이 EPI 층(406, 416) 상에 어떻게 형성되는지; 그 후에 EPI 층(408, 418)이 EPI 층(407, 417) 상에 어떻게 형성되는지; 그 후에 EPI 층(409, 419)이 EPI 층(408, 418) 상에 어떻게 형성되는지; 그 후에 EPI 층(412, 422)이 EPI 층(409, 419) 상에 어떻게 형성되는지 등등(블럭(830))을 도시한다.

    EPI 층(407, 408, 409, 412, 417, 418, 419, 및 422)은, 예를 들어 다중 나노와이어를 생성하기 위해 시드층(406, 416)의 상부 위에 성장된다. 이러한 실시 형태에서 EPI 층(418)은 트랜지스터 채널로서 기능하는 Ⅲ-Ⅴ 또는 Ⅳ 재료일 수 있고 층(417, 419)은 제거되어 산화물과 교체될 희생 층이고, 층(418)으로부터 나노와이어를 형성한다. 다른 실시 형태에서 EPI 층(407, 408, 409, 412, 417, 418, 419, 422)(또는 이들 층의 일부 서브셋)은 수직 바이폴라 트랜지스터, 수직 헤테로접합 바이폴라 트랜지스터, 또는 사이리스터를 형성하기 위해 사용될 수 있다. 예를 들어, EPI 층(408, 418, 412, 422)은 P 도핑될 수 있고 층(406, 416, 407, 417, 409, 419)은 P 도핑될 수 있다. 이렇게 함으로써, 한 예로서, 층(417(N)-418(P)-419(N))으로부터 형성된 NPN 장치가 가능하게 된다. 다른 층은 PNP 장치를 형성하기 위해서 (층(419, 422)을 포함하지 않고) 단지 층(416, 417, 418)을 포함하는 것과 같은 다른 변형에서 도핑될 수 있다. 또한, 상기 예가 예를 들어, 417(N+)-418(P+)-419(N++)로 도핑되도록 층들이 동일하지 않은 도핑 농도로 도핑됨으로써 층(417, 419)이 동일한 재료로 형성되고, 동일한 극성으로 도핑될 수 있지만, 다른 농도로 도핑된다.

    한 실시 형태에서 EPI 층(407, 408, 409, 412, 417, 418, 419, 422)은 동일한 격자 상수나 다른 격자 상수를 가질 수 있다. EPI 층(407, 408, 409, 412, 417, 418, 419, 422) 중 일부 또는 모두는 기판(401) 및/또는 핀(405)과 부정합된 격자 상수를 가질 수 있다. 다른 실시 형태에서, 이러한 부정합은 없거나 부정합은 줄어든다.

    도 5는 도 4a 내지 도 4b 및 도 8에 상세히 설명된 바와 같이, 다양한 EPI 층으로 채워진 트렌치를 갖는 터널링 전계 효과 트랜지스터(500)의 실시 형태를 도시한다. 따라서, 핀(505)은 기판(501)과 직접 접속하고 STI 부분(510, 511)과 인접한다. EPI 층(506, 507, 508, 509, 516, 517, 518, 519)이 포함된다(실시 형태는 EPI 층의 임의 세트 수에 이렇게 제한되지 않는다는 것을 예시). PiN 접합(또는 다른 실시 형태에서 NiP 접합)을 형성하기 위해 층(509, 519)은 P 도핑될 수 있고(또는 다른 실시 형태에서 N 도핑됨), 층(508, 518)은 터널링을 향상시키기 위한 포켓 재료일 수 있고, 층(507, 517)은 진성 채널 재료일 수 있고, 층(506, 516)은 N 도핑될 수 있다(또는 다른 실시 형태에서 N 도핑된 층(509, 519)을 가질 때 다른 실시 형태에서 P 도핑됨). 포켓은 얇고, 고농도 도핑되고, 터널링을 향상시키기 위해 사용되고 어떤 실시 형태에서는 포함되지만 다른 실시 형태에서는 포함되지 않는 (예를 들어, 기판과 비교하여) 아마도 격자 부정합 재료일 수 있다.

    그러므로, 다양한 실시 형태는 기판 격자 상수와 동일하지 않은 하나 이상의 EPI 층을 갖는 헤테로구조(예를 들어, 나노와이어, 바이폴라 접합 트랜지스터, 헤테로접합 바이폴라 트랜지스터, 사이리스터, 터널링 트랜지스터 등)에 관한 것이다. 다양한 실시 형태는 형성 공정의 어떤 시점에서, 핀(예를 들어 Si 또는 SiGe) 위에 직접 접촉하거나 템플레이트로서 핀을 사용하여 핀에 부착된 EPI 재료를 형성함으로써 이들 헤테로구조를 형성한다. EPI 층은 사용된 핀이 비대칭인 부분을 가질 수 있다(예를 들어, 도 3b의 공극(330, 331)). 소정의 실시 형태(예를 들어, 도 1e)에서, 핀은 있을 수 있고 (또는 제거될 수 있고), 다양한 EPI 층(예를 들어, 층(108, 118))은 핀(또는 비워진 핀에 의해 남겨지고 아마도 산화물 등으로 채워진 트렌치)과 등거리에 있을 수 있다.

    어떤 실시 형태에서, 핀은 기판에 도달하지만 다른 실시 형태에서는 그렇지 않다. 어떤 실시 형태에서 EPI 층(예를 들어 층(418, 422))은 In x Al y As 1 -xy 를 갖는 층(418) 및 In x Al z As 1 -xz (여기서 z는 y와 동일하지 않음)를 갖는 층(422)과 같은 동일하지 않은 재료를 포함할 수 있다.

    한 실시 형태에서 장치는 기판 폭에 대응하는 기판 장축(substrate major axis) 및 기판 높이에 대응하는 기판 단축(substrate minor axis)을 갖는 평면 내에 포함된 기판; 및 제2 및 제3 EPI 클래딩층과 인접하는 제1 EPI 클래딩층 - 상기 제1, 제2, 및 제3 EPI 클래딩층은 하나의 평면 내에 포함되고, 상기 평면은, 상기 기판 장축에 대체로 평행하고 상기 제1, 제2, 및 제3 EPI 클래딩층과 교차하는 플래너 장축(planar major axis)을 포함함 - 을 포함하고, 상기 기판은 기판 격자 상수를 포함하고 상기 제1, 제2, 및 제3 클래딩층 중 하나는 상기 기판 격자 상수와 동일하지 않은 격자 상수를 포함한다. 한 실시 형태에서 상기 제1 EPI 클래딩층은 대향하는 측벽들을 포함하고, 상기 측벽들 중 하나는 상기 제2 EPI 클래딩층과 직접 접촉하고, 상기 측벽들 중 다른 하나는 상기 제3 EPI 클래딩층과 직접 접촉한다. 한 실시 형태에서, 상기 제3 EPI 클래딩층은 상기 제2 EPI 클래딩 재료와 동일한 제3 EPI 클래딩 재료를 포함한다. 한 실시 형태에서 상기 제1 EPI 클래딩층은 하나의 극성으로 도핑되고 상기 제2 및 제3 EPI 클래딩층은 상기 제1 EPI 클래딩층의 극성과 반대인 또 하나의 극성으로 도핑된다. 한 실시 형태에서, 상기 제1, 제2, 및 제3 EPI 클래딩층은 바이폴라 접합 트랜지스터, 헤테로접합 바이폴라 트랜지스터, 및 사이리스터 중 하나에 포함된다. 한 실시 형태에서, 상기 제2 및 제3 EPI 클래딩층은 (a) 상기 기판 쪽으로 연장되는 핀, 및 (b) 상기 기판 쪽으로 연장되는 트렌치 중 하나로부터 등거리에 있다. 한 실시 형태에서, 실리콘 온 절연체(SOI)를 사용하여 상기 기판은 절연체 위에 얇은 실리콘층을 포함하는 것으로 해석될 수 있다. 한 실시 형태에서, 상기 제1 및 제2 EPI 클래딩층은 진성 EPI 클래딩층의 대향하는 측벽들과 직접 접촉하고 상기 제1 및 제3 EPI 클래딩층은 또 하나의 진성 EPI 클래딩층의 대향하는 측벽들과 직접 접촉한다. 한 실시 형태는 상기 제1 EPI 클래딩 재료와 동일한 제4 EPI 클래딩 재료를 포함하는 제4 EPI 클래딩층을 포함하고, 상기 제4 EPI 클래딩층은 상기 평면 내에 포함되고, 상기 제1과 제3 EPI 클래딩층 사이에 위치하고, 상기 제1 EPI 클래딩층과 동일한 도핑 농도 및 극성을 갖는다. 한 실시 형태에서 상기 제1 및 제4 EPI 클래딩층은 상기 기판 쪽으로 연장되는 핀, 및 상기 기판 쪽으로 연장되는 트렌치 중 하나로부터 등거리에 있다. 한 실시 형태에서 상기 제1 EPI 클래딩층은 제1 EPI 클래딩 재료를 포함하고 상기 제2 EPI 클래딩층은 상기 제1 EPI 클래딩 재료와 동일하지 않은 제2 EPI 클래딩 재료를 포함한다.

    한 실시 형태에서 기판 폭에 대응하는 기판 장축 및 기판 높이에 대응하는 기판 단축을 갖는 평면 내에 포함된 기판; 및 상기 기판 단축에 대체로 평행한, 제1 트렌치 높이에 대응하는, 제1 트렌치 장축을 갖는 제1 트렌치에 포함된 제1 및 제2 EPI 층; 및 상기 기판 단축에 대체로 평행하고 상기 제1 트렌치와 교차하지 않는 제2 트렌치 높이에 대응하는 제2 트렌치 장축을 갖는 제2 트렌치를 포함하고, 상기 기판은 기판 격자 상수를 포함하고 상기 제1 및 제2 EPI 층 중 하나는 상기 기판 격자 상수와 동일하지 않은 격자 상수를 포함한다. 한 실시 형태에서 상기 제1 트렌치에 포함된 제3 EPI 층을 포함하고, 상기 제2 EPI 층은 상기 제1 EPI 층의 상부 및 상기 제3 EPI 층의 하부와 직접 접촉한다. 한 실시 형태에서 상기 제2 및 제3 EPI 층은 각기 다른 재료를 포함한다. 한 실시 형태에서 상기 제2 EPI 층은 하나의 극성으로 도핑되고 상기 제1 및 제3 EPI 층은 상기 제2 EPI 클래딩층의 극성과 반대인 또 하나의 극성으로 도핑된다. 한 실시 형태에서 상기 제1 및 제3 EPI 층은 서로 다른 도핑 농도를 갖는다. 한 실시 형태에서 상기 제1 및 제2 EPI 층은 바이폴라 접합 트랜지스터, 헤테로접합 바이폴라 트랜지스터, 사이리스터, 및 터널링 전계 효과 트랜지스터 중 하나에 포함된다. 한 실시 형태는 상기 기판 단축에 대체로 평행하고 상기 제2 트렌치와 교차하지 않는 제3 트렌치 높이에 대응하는 제3 트렌치 장축을 갖는 제3 트렌치에 포함된 제3 및 제4 EPI 층을 포함하고, 상기 제1, 제2, 제3 및 제4 EPI 층은 각각 바이폴라 접합 트랜지스터, 헤테로접합 바이폴라 트랜지스터, 사이리스터, 및 터널링 전계 효과 트랜지스터 중 하나에 포함되고, 상기 제1 및 제3 트렌치는 상기 제2 트렌치로부터 등거리에 있다.

    한 실시 형태에서 기판 폭에 대응하는 기판 장축 및 기판 높이에 대응하는 기판 단축을 갖는 평면 내에 포함된 기판 격자 상수를 갖는 기판; 및 상기 기판 단축에 대체로 평행한, 제1 트렌치 높이에 대응하는 제1 트렌치 장축을 포함하는 제1 트렌치; 상기 기판 단축에 대체로 평행하고 상기 제1 트렌치와 교차하지 않는 제2 트렌치 높이에 대응하는 제2 트렌치 장축을 갖는 제2 트렌치; 상기 제1 트렌치에 포함된 제1 EPI 층; 및 상기 제1 트렌치 장축과 교차하는 제2 EPI 층 하부 및 대향하는 측벽 부분들을 포함하는 제2 EPI 층을 포함하고, 상기 제1 및 제2 EPI 층 중 하나는 상기 기판 격자 상수와 동일하지 않은 격자 상수를 포함한다. 한 실시 형태는 상기 기판 단축에 대체로 평행한, 추가적인 트렌치 높이에 대응하는 추가적인 트렌치 장축을 포함하는 추가적인 트렌치; 상기 추가적인 트렌치에 포함된, 상기 제1 EPI 층의 격자 상수와 동일한 격자 상수를 갖는 추가적인 EPI 층; 및 상기 추가적인 트렌치 장축과 교차하는, 상기 제2 EPI 층의 격자 상수와 동일한 격자 상수를 갖는 또 하나의 EPI 층을 포함하고, 상기 제1 트렌치 및 상기 추가적인 트렌치는 상기 제2 트렌치로부터 등거리에 있다. 한 실시 형태에서 상기 제1 및 제2 EPI 층은 동일하지 않은 밴드갭을 갖는다. 한 실시 형태에서 상기 제2 EPI 층은 리세스를 포함하는 하부 부분을 포함한다. 한 실시 형태에서 상기 제2 트렌치는 핀을 포함한다.

    본 발명이 제한된 수의 실시 형태와 관련하여 설명되었지만, 본 기술 분야의 통상 기술자는 이로부터의 많은 수정 및 변화를 알 것이다. 첨부된 청구 범위는 본 발명의 진정한 취지 및 범위 내에 드는 모든 이러한 수정 및 변화를 포괄하고자 한다.

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