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具有低Rsp*Qg乘积的横向扩散MOSFET

阅读：64发布：2021-04-11

专利汇可以提供具有低Rsp*Qg乘积的横向扩散MOSFET专利检索，专利查询，专利分析的服务。并且一种改进的横向扩散MOSFET(LDMOS)装置实现独立于其它装置参数调节一些装置参数的能力和/或提供具有显著地改进装置性能的部件尺寸的装置架构。所述LDMOS装置包括阶梯状栅极，所述阶梯状栅极具有：在主体区上方的具有薄栅极绝缘体的第一部分；以及在漂移区的部分上方的具有厚栅极绝缘体的第二部分。在一些实施方案中，栅极屏蔽件设置在所述漂移区的另一部分上方以减小所述LDMOS装置的栅极-漏极电容。在一些实施方案中，所述LDMOS装置具有约5至8mOhm*mm2的比电阻 (Rsp)、约1.9至2.0nC/mm2的栅极电荷(Qg)以及约10至15mOhm*nC的Rsp*Qg乘积优值。，下面是具有低Rsp*Qg乘积的横向扩散MOSFET专利的具体信息内容。

权利要求

1.一种横向扩散MOSFET装置，所述横向扩散MOSFET装置包括：
源极区；
漏极区；
主体区，所述主体区在所述源极区与所述漏极区之间；
漂移区，所述漂移区在所述主体区与所述漏极区之间；
阶梯状栅极，所述阶梯状栅极具有设置在所述主体区上方的第一部分和设置在所述漂移区的第一部分上方的第二部分，所述阶梯状栅极的所述第一部分与所述第二部分是彼此连续的；
第一栅极绝缘体区，所述第一栅极绝缘体区在所述阶梯状栅极的所述第一部分与所述主体区之间，所述第一栅极绝缘体区具有第一厚度；
第二栅极绝缘体区，所述第二栅极绝缘体区在所述阶梯状栅极的所述第二部分与所述漂移区的所述第一部分之间，所述第二栅极绝缘体区具有比所述第一厚度大的第二厚度；
以及
栅极屏蔽件，所述栅极屏蔽件的第一部分设置在所述阶梯状栅极与所述漏极区之间的所述漂移区的第二部分上方以减小所述横向扩散MOSFET装置的栅极-漏极电容。
2.如权利要求1所述的横向扩散MOSFET装置，其中：
所述横向扩散MOSFET装置具有约5至8mOhm*mm2的比电阻(Rsp)以及约1.9至2.0nC/mm2的栅极电荷(Qg)。
3.如权利要求2所述的横向扩散MOSFET装置，其中：
所述横向扩散MOSFET装置还具有约10至15mOhm*nC的Rsp*Qg乘积优值。
4.如权利要求3所述的横向扩散MOSFET装置，其中：
所述阶梯状栅极的所述第一部分具有约0.1μm至0.4μm的第一长度；
所述阶梯状栅极的所述第二部分具有约0.1μm至0.6μm的第二长度；
所述第一栅极绝缘体区具有约至的第一厚度；并且
所述第二栅极绝缘体区具有约至的第二厚度。
5.如权利要求4所述的横向扩散MOSFET装置，所述横向扩散MOSFET装置还包括：
屏蔽绝缘体区，所述屏蔽绝缘体区在所述栅极屏蔽件的所述第一部分与所述漂移区的所述第二部分之间，所述屏蔽绝缘体区具有约至的厚度；
其中所述栅极屏蔽件在朝向所述漂移区的方向上从所述阶梯状栅极的边缘上方横向地延伸约0.3μm至0.7μm。
6.如权利要求5所述的横向扩散MOSFET装置，其中：
所述横向扩散MOSFET装置被配置成在所述主体区内形成沟道区，所述沟道区具有与所述阶梯状栅极的所述第一部分的所述第一长度大致相同的长度；并且
所述横向扩散MOSFET装置被配置成由于来自所述阶梯状栅极的所述第二部分的电场而在所述漂移区的所述第一部分内形成累积区。
7.如权利要求6所述的横向扩散MOSFET装置，其中：
所述沟道区与所述阶梯状栅极的所述第一部分对准。
8.如权利要求1所述的横向扩散MOSFET装置，所述横向扩散MOSFET装置还包括：
源极接点，所述源极接点电连接到所述源极区和所述栅极屏蔽件。
9.如权利要求1所述的横向扩散MOSFET装置，其中：
所述栅极屏蔽件的第二部分设置在所述阶梯状栅极上方。
10.一种电子电路，所述电子电路包括如权利要求1所述的横向扩散MOSFET装置，所述电子电路还包括：
切换元件，所述切换元件电连接到相位节点，所述切换元件包括所述横向扩散MOSFET装置；
控制器，所述控制器电连接到所述横向扩散MOSFET装置以向所述阶梯状栅极提供驱动信号；
电感器，所述电感器电连接到所述相位节点和输出节点；以及
负载，所述负载被电连接以接收所述输出节点处的输出电压。
11.如权利要求10所述的电子电路，其中：
所述驱动信号是以约1MHz至8MHz的切换频率提供到所述阶梯状栅极。
12.一种横向扩散MOSFET装置，所述横向扩散MOSFET装置包括：
源极区；
漏极区；
主体区，所述主体区在所述源极区与所述漏极区之间；
漂移区，所述漂移区在所述主体区与所述漏极区之间；
阶梯状栅极，所述阶梯状栅极具有彼此相邻和连续的第一部分和第二部分；
第一栅极绝缘体区，所述第一栅极绝缘体区在所述阶梯状栅极的所述第一部分与所述主体区之间；以及
第二栅极绝缘体区，所述第二栅极绝缘体区在所述阶梯状栅极的所述第二部分与所述漂移区的至少第一部分之间；
其中：
所述横向扩散MOSFET装置具有约5至8mOhm*mm2的比电阻(Rsp)、约1.9至2.0nC/mm2的栅极电荷(Qg)以及约10至15mOhm*nC的Rsp*Qg乘积优值。
13.如权利要求12所述的横向扩散MOSFET装置，所述横向扩散MOSFET装置还包括：
栅极屏蔽件，所述栅极屏蔽件的第一部分设置在在所述阶梯状栅极与所述漏极区之间的所述漂移区的第二部分上方，并且所述栅极屏蔽件的第二部分设置在所述阶梯状栅极上方，所述栅极屏蔽件被配置成减小所述横向扩散MOSFET装置的栅极-漏极电容。
14.如权利要求13所述的横向扩散MOSFET装置，其中：
所述栅极屏蔽件从所述阶梯状栅极的边缘上方朝向所述漏极区并且越过所述漂移区的所述第二部分延伸约0.3μm至0.7μm的长度。
15.如权利要求12所述的横向扩散MOSFET装置，其中：
所述阶梯状栅极的所述第一部分具有约0.1μm至0.4μm的第一长度；
所述阶梯状栅极的所述第二部分具有约0.1μm至0.6μm的第二长度；
所述第一栅极绝缘体区具有约至的第一厚度；并且
所述第二栅极绝缘体区具有约至的第二厚度。
16.一种电子电路，所述电子电路包括如权利要求12所述的横向扩散MOSFET装置，所述电子电路还包括：
切换元件，所述切换元件电连接到相位节点，所述切换元件包括所述横向扩散MOSFET装置；
控制器，所述控制器电连接到所述横向扩散MOSFET装置以向所述阶梯状栅极提供驱动信号；
电感器，所述电感器电连接到所述相位节点和输出节点；以及
负载，所述负载被电连接以接收所述输出节点处的输出电压。
17.如权利要求16所述的电子电路，其中：
所述驱动信号是以约1MHz至8MHz的切换频率提供到所述阶梯状栅极。
18.如权利要求12所述的横向扩散MOSFET装置，所述横向扩散MOSFET装置还包括：
在所述阶梯状栅极的所述第一部分与所述漂移区之间的第一栅极-漏极电容；
在所述阶梯状栅极的所述第二部分与所述漂移区之间的第二栅极-漏极电容；以及在所述阶梯状栅极与所述漏极接点之间的第三栅极-漏极电容，所述第三栅极-漏极电容几乎为零。
19.如权利要求12所述的横向扩散MOSFET装置，所述横向扩散MOSFET装置还包括：
沟道区，所述沟道区与所述阶梯状栅极的所述第一部分对准并且具有与所述阶梯状栅极的所述第一部分大致相同的长度；以及
在所述漂移区的所述第一部分内的累积区，所述累积区是由于来自所述阶梯状栅极的所述第二部分的电场而产生。
20.如权利要求12所述的横向扩散MOSFET装置，其中：
所述漂移区和所述主体区形成于SOI晶片的掩埋绝缘体层上方。

说明书全文

具有低Rsp*Qg乘积的横向扩散MOSFET

背景技术

[0001] 横向扩散MOSFET(LDMOS)装置是针对低导通电阻和高阻断电压设计的不对称功率MOSFET(金属氧化物半导体场效应晶体管)。 LDMOS装置通常用作电力转换器集成电路以及其它应用中的切换功率FET。

[0002] 比电阻Rsp、栅极电荷Qg、Rsp*Qg乘积优值(FOM)、源极-漏极击穿电压BVdss和安全操作区(SOA)是影响LDMOS装置的性能、效率和可靠性特性的重要装置参数、操作特性或设计考虑等。较低的Rsp*Qg乘积FOM例如通常会在电力转换器应用中导致更好的电力转换效率，通常用于较高切换频率的应用。因此，电力转换器应用中对更多电力转换、更低电力损失和/或更高性能效率的演进设计要求例如已导致了LDMOS装置设计和性能的改进。然而，装置参数之间存在各种取舍。此等取舍通常会限制针对任何给定设计简化选择、挑选、调整或调节这些参数的能力。发明内容

[0003] 根据一些实施方案，一种改进的横向扩散MOSFET(LDMOS)装置(所述装置实现了独立于其它装置参数调节一些装置参数的能力和/ 或提供具有显著地改进装置性能的部件尺寸的装置架构)包括源极区、漏极区、主体区、漂移区、阶梯状栅极、第一栅极绝缘体区、第二栅极绝缘体区和栅极屏蔽件。所述主体区是在所述源极区与所述漏极区之间。所述漂移区是在所述主体区与所述漏极区之间。所述阶梯状栅极具有设置在所述主体区上方的第一部分和设置在所述漂移区的第一部分上方的第二部分。所述阶梯状栅极的所述第一部分与所述第二部分是彼此连续的。所述第一栅极绝缘体区是在所述阶梯状栅极的所述第一部分与所述主体区之间。所述第一栅极绝缘体区具有第一厚度。所述第二栅极绝缘体区是在所述阶梯状栅极的所述第二部分与所述漂移区的所述第一部分之间。所述第二栅极绝缘体区具有比所述第一厚度大的第二厚度。所述栅极屏蔽件的第一部分设置在所述阶梯状栅极与所述漏极区之间的所述漂移区的第二部分上方以减小所述横向扩散MOSFET装置的栅极-漏极电容。

[0004] 在一些实施方案中，一种改进的LDMOS装置包括源极区、漏极区、主体区、漂移区、阶梯状栅极、第一和第二栅极绝缘体区。所述主体区是在所述源极区与所述漏极区之间。所述漂移区是在所述主体区与所述漏极区之间。所述阶梯状栅极具有彼此相邻并且连续的第一部分和第二部分。所述第一栅极绝缘体区是在所述阶梯状栅极的所述第一部分与所述主体区之间。所述第二栅极绝缘体区是在所述阶梯状栅极的所述第二部分与所述漂移区的至2
少第一部分之间。所述横向扩散MOSFET装置具有约5至8mOhm*mm的比电阻(Rsp)、约1.9至
2.0nC/mm2的栅极电荷(Qg)以及约10至15mOhm*nC的Rsp*Qg乘积优值。
附图说明

[0005] 图1示出根据一些实施方案的改进的横向扩散MOSFET (LDMOS)装置。

[0006] 图2是根据一些实施方案的结合了图1中所示的LDMOS装置的示例性电力转换器电路的简化示意图。

[0007] 图3和图4示出现有技术的LDMOS装置。

[0008] 图5是根据一些实施方案的制造图1中所示的LDMOS装置的示例性方法的简化流程图。

具体实施方式

[0009] 根据一些实施方案，在图1中示出横向扩散MOSFET(LDMOS) 装置100。如下文所描述，LDMOS装置100大体上包括阶梯状栅极架构，所述阶梯状栅极与漏极之间有栅极屏蔽件，所述阶梯状栅极架构实现了独立于其它装置参数来调节一些装置参数的能力和/或实现了具有显著改善装置性能的部件尺寸的装置架构。阶梯状栅极长度和下伏栅极氧化物厚度的尺寸(在下文描述)例如大体上控制比电阻Rsp 和栅极电荷Qg，并且因此控制Rsp*Qg乘积优值(FOM)。减小切换 LDMOS装置100所需的比电阻Rsp和/或栅极电荷Qg改善了(即，减小)Rsp*Qg乘积FOM并且改善了(即，提高)LDMOS装置100的效率。因此，在一些实施方案中，关键因素会使这些尺寸比典型LDMOS 应用中使用的那些尺寸小，由此导致比此类典型LDMOS应用低的 Rsp、Qg和Rsp*Qg乘积优值。另外，在一些实施方案中，栅极屏蔽件通常会使得能独立于Rsp和Qg来控制源极-漏极击穿电压BVdss 和安全操作区(SOA)。另一方面，在典型LDMOS应用中，有益地影响这些参数中的一个参数(例如，Rsp)的设计调整将会不利地影响其它参数中的一者或多者(例如，Qg和/或BVdss)或需要进行非所要的调整以维持其它参数中的一者或多者。因此，LDMOS装置100的实施方案使得能设计出阶梯状栅极和下伏栅极氧化物以获得较低Rsp、较低Qg、较低Rsp*Qg乘积FOM、较高切换频率和较高操作效率；然而，与栅极屏蔽件结合进一步使此类改善能与较大的击穿电压、更好的SOA和改善的LDMOS装置100可靠性结合。因此，结合了 LDMOS装置100的总体电子电路(诸如电力转换器电路)将会展现出较低的电力损失和较高的切换频率、电力转换效率和性能可靠性，并且可能会结合较小的额外部件而实现总体较小的占地面积或尺寸。将在下文描述额外的优点或改进或将从以下描述中明显看出额外的优点或改进。

[0010] LDMOS装置100大体上包括源极区101、漏极区102、主体区 103、漂移区104、阶梯状栅极105和栅极屏蔽件106以及其它元件，为简单起见未示出或描述其中一些元件。LDMOS装置100的所示元件不一定按比例绘制，因此所述元件的相对尺寸可能与图1中绘示的那些尺寸不同。

[0011] 源极区101、漏极区102、主体区103和漂移区104大体上形成 LDMOS装置100的有源区或层107。在(例如)NMOS晶体管 (nLDMOS)装置的一些实施方案中，漂移区104掺杂有N型材料(例如，作为N-漂移区)，源极区101和漏极区102也掺杂有N型材料(例如，比漂移区104更重，即，作为N+区)，并且主体区103掺杂有P 型材料(例如，作为P-主体区)。在PMOS晶体管(pLDMOS)装置的一些实施方案中，N导电性与P导电性的标示是相反的。

[0012] 在一些实施方案中，LDMOS装置100形成于绝缘体上半导体 (SOI，例如，绝缘体上硅)晶片之中和之上，在该种情况中，掩埋绝缘体(例如，掩埋氧化物或BOX)层108设置在主体区103和漂移区 104下方，并且基板层109设置在掩埋绝缘体层108下方。在一些实施方案中，下伏基板层109也被称作处理晶片或层，这取决于SOI 晶片的制造方法。半导体层(例如，外延生长的层，诸如N-层)形成于掩埋绝缘体层上。有源层107(例如，包括源极区101、漏极区102、主体区103和漂移区104)形成于所述半导体层之中和之上。另一方面，在一些实施方案中，LDMOS装置100形成于块体半导体晶片之中和之上，在该种情况中，掩埋绝缘体层108不存在，并且有源层 107形成于所述块体半导体晶片的顶部部分之中和之上，诸如对于 N-或P-基板。

[0013] 阶梯状栅极105(例如，任何适当的导电材料，诸如多晶硅、金属等)大体上包括第一栅极部分110和第二栅极部分111。阶梯状栅极 105的第一栅极部分110设置在主体区103的沟道部分112上方并且与所述沟道部分大体上对准，所述沟道部分在有源层107的顶表面处或附近。第一栅极绝缘体区(例如，栅极氧化物)113设置在阶梯状栅极105的第一栅极部分110与主体区103之间。第二栅极绝缘体区(例如，栅极氧化物)114设置在阶梯状栅极105的第二栅极部分111与漂移区104的与主体区103相邻或在所述主体区附近的一部分之间。电绝缘隔片115设置在阶梯状栅极105的相对横向侧上。

[0014] 主体/源极金属区116(例如，第一金属或导电互连层的部分)分别经由源极接点117和主体接点118(例如，在任选沟槽119的底部处) 电连接到源极区101和主体区103。漏极金属区120(例如，第一金属或导电互连层的部分)经由漏极接点121电连接到漏极区102。
未示出从第一金属或导电互连层经由栅极接点到阶梯状栅极105的电连接，因为所述栅极接点在图1的平面外。

[0015] 屏蔽绝缘体区(例如，屏蔽氧化物)122设置在栅极屏蔽件106与漂移区104之间(即，在栅极屏蔽件106的第一屏蔽部分123下方)以及栅极屏蔽件106与阶梯状栅极105之间(即，在栅极屏蔽件106的第二屏蔽部分124下方)。屏蔽绝缘体区122还大体上环绕阶梯状栅极105(和隔片115)，由此在一些实施方案中也使阶梯状栅极105与源极接点117电绝缘。额外的绝缘体区(例如，氧化物)125设置在栅极屏蔽件106上方、在主体/源极金属区116和漏极金属区120下面并且在源极接点117、主体接点118与漏极接点121之间。

[0016] 额外的金属或导电互连层(未图示)形成于主体/源极金属区116 和漏极金属区120上方并且通过通孔互连(未图示)电连接。额外的绝缘层(例如，126)设置在各金属或导电互连层之间并且环绕所述通孔互连。

[0017] 第一栅极绝缘体区113在阶梯状栅极105的第一栅极部分110与主体区103之间具有垂直厚度(由方向或维度Z上的尺寸箭头127指示)。第二栅极绝缘体区114在阶梯状栅极105的第二栅极部分111 与漂移区104的与主体区103相邻或在所述主体区附近的部分之间具有垂直厚度(由方向或维度Z上的尺寸箭头128指示)。第二栅极绝缘体区114的厚度(128)大于或厚于第一栅极绝缘体区113的厚度(127)。因此，第一栅极绝缘体区113也被称作薄栅极绝缘体或氧化物，第二栅极绝缘体区114也被称作厚栅极绝缘体或氧化物，阶梯状栅极
105 的第一栅极部分110也被称作薄栅极部分，并且阶梯状栅极105的第二栅极部分111也被称作厚栅极部分。在各种实施方案中，第一栅极绝缘体区113的厚度(127)的尺寸值是约至或约至或约至或约30埃至或约至或
约至或在具有约至的下限与约至的上限的任何适当范围
内。在各种实施方案中，第二栅极绝缘体区114的厚度 (128)的尺寸值是约至
或约至或约至或约至或约至或在具
有约至的下限与约至的上限的任何适当范围内。在一些实施方案
中，第一栅极绝缘体区113的厚度(127)和/或第二栅极绝缘体区114的厚度(128)的尺寸值取决于结合了LDMOS装置100的总体电子电路(例如，产生1.8V、3.3V、5.0V或任何其它适当的电压电平的电力转换器电路)的电压额定值。

[0018] 在一些实施方案中，阶梯状栅极105的第一栅极部分110和第一栅极绝缘体区113在横向方向或维度X上具有长度(Lg薄)(由尺寸箭头129指示)。另外，阶梯状栅极105的第二栅极部分111在横向方向或维度X上具有长度(Lg厚)(由尺寸箭头130指示)，即，延伸越过漂移区104的与主体区103相邻或在所述主体区附近的部分。在各种实施方案中，长度Lg薄(129)的尺寸值是约0.1μm至0.2μm、或约 0.1μm至0.3μm、或约0.1μm至0.4μm、或约0.2μm至0.4μm、或约0.3μm至0.4μm、或在具有约0.1μm至0.3μm的下限与约0.2μm 至0.4μm的上限的任何适当范围内。在各种实施方案中，长度Lg厚 (130)的尺寸值是约0.1μm至0.3μm、或约
0.1μm至0.4μm、或约 0.1μm至0.5μm、或约0.1μm至0.6μm、或约0.2μm至0.6μm、或约0.3μm至
0.6μm、或约0.4μm至0.6μm、或约0.5μm至0.6μm、或在具有约0.1μm至0.5μm的下限与约0.2μm至0.6μm的上限的任何适当范围内。在一些实施方案中，长度Lg薄(129)和/或长度Lg 厚(130)的尺寸值取决于结合了LDMOS装置100的总体电子电路(例如，产生1.8V、3.3V、5.0V或任何其它适当的电压电平的电力转换器电路)的电压额定值。

[0019] 屏蔽绝缘体区122在栅极屏蔽件106的第一屏蔽部分123与漂移区104的在阶梯状栅极105(或其第二栅极部分111)与漏极区102之间的部分之间具有厚度(由尺寸箭头131指示)。在各种实施方案中，屏蔽绝缘体区厚度(131)的尺寸值是约至或约至或约至或约至或约至或约
至或约至或约至或在具有约至
的下限与约至的上限的任何适当范围内。另外，栅极屏蔽件106的第
一屏蔽部分 123使长度(由尺寸箭头132指示)朝着漏极区102或漏极接点121延伸超过阶梯状栅极105(例如，从其第二栅极部分111的边缘上方)。在各种实施方案中，第一屏蔽部分长度(132)的尺寸值是约0.3μm至 0.4μm、或约0.3μm至0.5μm、或约0.3μm至0.6μm、或约0.3μm 至0.7μm、或约0.4μm至0.7μm、或约0.5μm至0.7μm、或约0.6μm 至0.7μm、或在具有约0.3μm至
0.6μm的下限与约0.4μm至0.7μm 的上限的任何适当范围内。在一些实施方案中，屏蔽绝缘体区厚度 (131)和/或第一屏蔽部分长度(132)的尺寸值取决于结合了LDMOS 装置100的总体电子电路(例如，产生1.8V、3.3V、5.0V或任何其它适当的电压电平的电力转换器电路)的电压额定值。

[0020] 另外，在一些实施方案(如图所示)中，栅极屏蔽件106直接电连接到源极接点117以对栅极屏蔽件106加偏压或接收电力。在其它实施方案中，栅极屏蔽件106未直接电连接到源极接点117，但独立于源极区101和源极接点117来接收电力，使得可以独立地控制由此产生的电场。

[0021] 第一栅极部分110的长度Lg薄(129)、第二栅极部分111的长度 Lg厚(130)、第一栅极绝缘体区113的厚度(127)和第二栅极绝缘体区 114的厚度(128)以及其它参数会影响比电阻Rsp和栅极电荷Qg。因此，改变这些参数允许调整比电阻Rsp和栅极电荷Qg以适合于 LDMOS装置100的给定应用的设计要求。举例来说，较短(或较长) 的长度Lg薄(129)和Lg厚(130)大体上对应于较小(分别地，或较大) 的栅极电荷Qg。较薄(或较厚)的栅极绝缘体厚度(127)和(128)大体上对应于较大(分别地，或较小)的栅极电荷Qg。较长(或较短)的长度Lg 薄(129)和Lg厚(130)大体上对应于较小(分别地，或较大)的比电阻 Rsp。较薄(或较厚)的栅极绝缘体厚度(127)和(128)大体上对应于较小 (分别地，或较大)的比电阻Rsp。

[0022] 在一些实施方案中，主体区103的第一栅极部分110和沟道部分 112在其边缘处对准并且具有大致从源极区101与主体区103的接面大致到主体区103与漂移区104的接面的相同长度Lg薄(129)。(因此，长度Lg厚(130)大致从主体区103与漂移区104的接面朝向漏极区102 延伸。)可以在自对准程序的一连串处理步骤中通过形成第一栅极部分110和主体区103来实现第一栅极部分110与沟道部分112的对准，所述自对准程序确保了第一栅极部分
110与沟道部分112的左边缘和右边缘(如图所示)恰当地基本上对准(或在可接受的容差内充分地对准)。在一些实施方案中，例如，沟道部分112的自对准是通过将沟道部分112与第一栅极部分110对准而导致，因此其对应边缘之间很少有或没有不对准(即，在可接受容差内)。因此，在第一栅极部分110 与漂移区104之间(在第一栅极部分110的右边缘处)以及在第一栅极部分110与源极区101之间(在第一栅极部分110的左边缘处)没有(或几乎没有)重叠。在其它实施方案中，阶梯状栅极105的第一栅极部分110在主体区103的边缘处的各种重叠为容许的，这取决于栅极电荷Qg要求。

[0023] 当在LDMOS装置100的操作期间向阶梯状栅极105施加驱动信号(例如，驱动电压)以接通LDMOS装置100时在通过阶梯状栅极105 的第一栅极部分110产生电场之后在主体区103的沟道部分112中形成沟道区，由此将源极区101连接到漂移区104并因此连接到漏极区
102。由于在一些实施方案中沟道部分112与第一栅极部分110对准，因此使沟道部分112中的沟道区的长度最小化允许减小第一栅极部分110的长度Lg薄(129)，由此减小栅极电荷Qg和比电阻Rsp。在一些实施方案中，长度Lg薄(129)的减小仅受用于形成第一栅极部分 110、沟道部分112和/或第一栅极绝缘体区113的光刻工艺所限制。

[0024] 另外，驱动信号施加于阶梯状栅极105会使其第二栅极部分111 用作场板，所述场板帮助对漂移区104中的电场和电流进行整形，使得来自第二栅极部分111的电场在漂移区104的与主体区103相邻或在所述主体区附近的部分内产生累积区。所述累积区增强了主体区 103的沟道部分112与漂移区104之间的电连接，这样在通过所述驱动信号激活时改善了从中通过的电流并且改善了(或减小了)LDMOS 装置100的比电阻Rsp。

[0025] 在一些实施方案中，由于沟道部分112与第一栅极部分110对准使得漂移区104很少被或不被第一栅极部分110重叠，因此没有(或几乎没有)与第一栅极部分110相关联的累积区。因此，漂移区104 中的累积区完全(或几乎完全)是由于来自第二栅极部分111的电场的影响而产生。在第一栅极部分110下方的任何累积区的减少、最小化或消除还帮助减少或最小化栅极电荷Qg并且可能对稍微增加比电阻 Rsp仅具有最小影响。然而，如上文所述，阶梯状栅极105的第一栅极部分110在主体区103的边缘处的各种重叠是可能的，这取决于总体设计的栅极电荷Qg要求。由于LDMOS装置100的结构，关于累积区的相当大的设计灵活性是可能的。

[0026] 在一些实施方案中，由于第一栅极部分110并未对漂移区104中的累积区具有显著贡献，因此漂移区104中的累积区大体上由第二栅极绝缘体区114的厚度(128)(一般来说，较小或较大的厚度128分别导致较大或较小的累积区)、第二栅极部分111的长度Lg厚(130)和施加给第二栅极部分111的电压来控制或确定，或取决于第二栅极绝缘体区114的厚度(128)、第二栅极部分111的长度Lg厚(130)和施加给第二栅极部分111的电压。举例来说，使第二栅极部分111的长度Lg厚(130)进一步延伸到漂移区104上方的区中大体上会使累积区增大，由此改善比电阻Rsp，但仅适度地增加栅极电荷Qg。另外，对将施加于第一栅极部分110的驱动信号的电压电平的选择(例如，以在主体区103的沟道部分112中适当地产生沟道区)大体上由第一栅极绝缘体区113的厚度(127)控制或确定或取决于第一栅极绝缘体区
113的厚度(127)(例如，以帮助满足低栅极电荷Qg设计要求)。由于此驱动信号电压电平也施加于第二栅极部分111，因此所述驱动信号电压电平大体上控制或确定对第二栅极绝缘体区114的厚度(128)的选择，使得可以在漂移区104中产生足够的累积区以恰当地影响和降低比电阻Rsp(例如，以帮助满足低比电阻Rsp设计要求)。因此，第二栅极部分长度Lg厚(130)和第二栅极绝缘体厚度(128)是用于控制比电阻Rsp的重要参数(除了第一栅极部分长度Lg薄(129)之外)。

[0027] LDMOS装置的栅极电荷Qg、比电阻Rsp、击穿电压BVdss和安全操作区SOA之间通常存在取舍。然而，栅极屏蔽件106减轻或减少这些参数之间的一些关系。栅极屏蔽件106大体上是设置在漂移区104(或漂移区104的未被第二栅极部分111覆盖的部分)上方的导电板。栅极屏蔽件106大体上使得能够针对LDMOS装置100的给定设计减少栅极电荷Qg。栅极屏蔽件106还大体上在不会引入额外的栅极电荷Qg的情况下实现对击穿电压BVdss(即，栅极接地或短接到源极时的击穿漏极-源极电压)的改善。

[0028] 在无栅极屏蔽件106的情况下，例如，典型LDMOS装置无需具有较厚的厚栅极绝缘体区(例如，类似于第二栅极绝缘体区114)以便改善击穿电压BVdss。然而，在该种情况中，LDMOS装置还将需要具有较长的厚栅极部分(例如，类似于第二栅极部分111)，所述栅极部分延伸到更接近于漏极区或延伸到其可能与STI(浅沟槽隔离)区重叠的点。然而，由于具有较厚的厚栅极绝缘体区和较长的厚栅极部分的此类设计，LDMOS装置的栅极电荷Qg将基本上增加。

[0029] 另一方面，在具有栅极屏蔽件106的情况下，第二栅极绝缘体区114的厚度(128)和第二栅极部分111与漂移区104重叠的长度Lg厚 (130)可能小得多，因为栅极屏蔽件106的介入存在大体上会使这些参数与击穿电压BVdss脱耦或减轻这些参数对击穿电压BVdss的影响。换句话说，可以通过改变第一屏蔽部分长度(132)或改变屏蔽绝缘体区厚度(131)来独立地改善、调节或优化击穿电压BVdss，而不会显著地不利地影响栅极电荷Qg和/或比电阻Rsp。因此，在具有栅极屏蔽件 106的情况下，可以主要通过选择第一栅极部分长度Lg薄(129)、第二栅极部分长度Lg厚(130)、第一栅极绝缘体厚度(127)和第二栅极绝缘体厚度(128)来确定或优化栅极电荷Qg和比电阻Rsp，而不会出现对击穿电压BVdss和/或安全操作区SOA的不利影响的显著问题。

[0030] 另外，栅极电荷与栅极-漏极电容(Cgd)和其它因素直接相关或受栅极-漏极电容(Cgd)和其它因素影响。Cgd大体上是由覆盖LDMOS 装置100的虚线电容器表示的三个主要分量的和，所述三个主要分量包括第一栅极-漏极电容分量(Cgd1)133、第二栅极-漏极电容分量 (Cgd2)134和第三栅极-漏极电容分量(Cgd3)135。Cgd1 133是从第一栅极部分110到漂移区104。在一些实施方案中，由于主体区103在第一栅极部分110下方对准，因此Cgd1 133具有对角线分量，而非仅是垂直分量，由此最小化Cgd1 133。Cgd2是从第二栅极部分111 到漂移区104。Cgd2 134主要具有垂直分量，但第二栅极绝缘体区114 的较大厚度(128)(相对于第一栅极绝缘体区113的厚度(127))使Cgd2 减小。Cgd3是从阶梯状栅极105(或其第二栅极部分111)到漏极接点 121和漏极金属区120。然而，由于栅极屏蔽件106，Cgd3 135几乎被消除(或几乎为零法拉)。因此，栅极屏蔽件106的使用导致总Cgd 的显著减小，并且因此导致栅极电荷Qg的减小。

[0031] 换句话说，(栅极部分110和111以及第一屏蔽部分123)的长度尺寸129、130和132和(对应绝缘体区113、114和122)的厚度尺寸 127、128和131使得能够相对独立地调整或调节栅极电荷Qg、比电阻Rsp、Rsp*Qg乘积FOM、击穿电压BVdss、安全操作区SOA和 LDMOS装置100的可靠性，这取决于这些参数的设计要求；由此改进LDMOS装置100的性能和效率。在各种实施方案中，使用LDMOS 装置100的改进的设计可以实现的比电阻Rsp是约5.64mOhm*mm2、或约5至6mOhm*mm2、或约5至7mOhm*mm2、或约5至8 mOhm*mm2、或约6至8mOhm*mm2、或约7至8mOhm*mm2、或在具有约5至7mOhm*mm2的下限与约6至8mOhm*mm2的上限的任何适当范围内。在各种实施方案中，使用LDMOS装置100的改进的设计可以实现的栅极电荷Qg是约
1.954nC/mm2、或约1.9至2.0 nC/mm2、或约1.8至2.7nC/mm2、或约1.77至2.66nC/mm2、或约
1.5至3.0nC/mm2、或在具有约1.5至2.0nC/mm2的下限与约1.7至 3.0nC/mm2的上限的任何适当范围内。在各种实施方案中，使用 LDMOS装置100的改进的设计可以实现的Rsp*Qg乘积FOM是约 11mOhm*nC、或约10至12mOhm*nC、或约10至14mOhm*nC、或约10-15mOhm*nC、或约11至14.1mOhm*nC、或约11至15 mOhm*nC、或在具有约10至14mOhm*nC的下限与约11至15 mOhm*nC的上限的任何适当范围内。

[0032] 根据一些实施方案，如本文中所公开，改进的LDMOS装置100 由具有比电阻Rsp、栅极电荷Qg和/或Rsp*Qg乘积FOM的相对较小的参数值来表征。一些现有技术的LDMOS装置据称具有这些参数中的一者或多者的一系列值，所述值可以指明上限，但不指明下限，由此仿佛包括被公开为通过改进的LDMOS装置100可实现的相对较低的参数值。然而，由于现有技术的LDMOS装置的这些参数值的下限实际上不可能是无穷的或为零，因此在没有实现这些值的结构公开的情况下，实际值不能被假定为包括目前公开的特定值或值范围。

[0033] 另外，根据一些实施方案，如本文中所公开，LDMOS装置100 由具有第一和/或第二栅极部分长度Lg薄和Lg厚尺寸129和/或130 的相对较小的尺寸值以及第一和/或第二栅极绝缘体厚度尺寸127和/ 或128的相对较小的尺寸值以及比电阻Rsp、栅极电荷Qg和/或 Rsp*Qg乘积FOM的相对较小的参数值来表征。一些现有技术的 LDMOS装置据称具有阶梯状栅极和栅极绝缘体的一系列尺寸值，所述尺寸值与本文中针对改进的LDMOS装置100公开的尺寸值类似或重叠，但并未公开这些现有技术的LDMOS装置的Rsp、Qg或Rsp*Qg 乘积FOM参数值。然而，现有技术的LDMOS装置可以具有类似尺寸值这个唯一的事实并不能指示现有技术的LDMOS装置在没有实现此类参数值的结构公开的情况下一定可以实现类似的参数值。因此，改进的LDMOS装置100的上述尺寸值对于一些实施方案来说是重要的并且足以确定与现有技术装置的差别，因为具有类似尺寸值的现有技术装置不一定会实现类似的操作特性，此类现有技术装置甚至在可以在具有特定的高性能操作要求的总体电子电路内操作时也不一定会实现类似的操作特性。

[0034] 另外，根据一些实施方案，LDMOS装置100由具有所公开的架构来表征，所公开的架构具有阶梯状栅极105与栅极屏蔽件106。在一些实施方案中，栅极屏蔽件106的增添实现了通过这些实施方案可实现的相当低的Rsp、Qg和/或Rsp*Qg乘积FOM参数值的意料之外的结果，这因此又使得LDMOS装置100能够结合在具有特定的较高性能操作要求的总体电子电路中。因此，这些结构特征实现了未通过习知LDMOS装置教导的功能方面。

[0035] 图2示出根据一些实施方案的结合了图1中所示的LDMOS装置 100的示例性电力转换器电路200的简化示意图。电力转换器电路200 是切换转换器的示例。此类转换器利用开关的快速切换来以受控方式将电力从电连接到其输入端的电力源传递到电连接到其输出端的负载。这些电力转换器通常被称作切换调节器或切换型模式调节器。电力转换器电路200是呈降压转换器的形式的切换调节器的示例。因此，电力转换器电路200大体上包括输入节点201、输出节点202、切换元件(例如，控制FET 203和同步FET 204)、控制器和驱动器电路205、输出电感器206和输出电容器207以及为简洁起见未示出的其它部件。LDMOS装置
100可以作为控制FET 203和/或同步FET 204 而结合。虽然电力转换器电路200被绘示为降压转换器，但应理解 LDMOS装置100还可以在其它适当类型的电力转换器电路中以及在其它适当类型的电子电路(诸如用于光检测和测距(LIDAR)电路的射频(RF)电路和驱动器等)中用作相对较高速度的切换元件。

[0036] 在所示实施方案中，对输入节点201施加输入电压V输入。电力转换器电路200大体上将输入电压V输入转换成经调节的输出电压V输出，其中输出节点202处具有输出电流I输出。表示任何适当电子电路的负载208电连接到输出节点202以接收输出电压V输出和输出电流I输出并且由所述输出电压和输出电流供电。因此产生电力并将所述电力提供给负载208。

[0037] 反馈节点209电连接到控制器和驱动器电路205以向控制器和驱动器电路205提供反馈信号。所述反馈信号指示所述负载的电平或输出电压V输出或输出电流I输出的电压、电流或功率电平。电力转换器电路200大体上至少基于在反馈节点209处接收到的反馈信号而调节或维持输出电压V输出的电压电平，使得输出电流I输出的电流电平足以对负载208供电。

[0038] 控制器FET 203电连接在输入节点201与相位节点210之间。同步FET 204电连接在相位节点210与参考电压或接地211之间。输出电感器206电连接在相位节点210与输出节点202之间。输出电容器 207电连接在输出节点202与接地211(或另一个电压偏压节点)之间。

[0039] 控制器和驱动器电路205大体上至少响应于在反馈节点209处接收到的反馈信号而将驱动电压信号提供到控制器FET 203和同步FET 204的控制节点(例如，栅极节点)(以驱动阶梯状栅极105)。驱动电压信号以大体上交替的方式将控制FET 203和同步FET 204接通和切断；使得当控制FET 203接通时，同步FET 204被切断；且当同步 FET 204接通时，控制FET 203被切断。当控制FET 203接通(并且同步FET 204被切断)时，对相位节点210施加输入电压V输入，由此对输出电感器206和输出电容器207充电并且由此向负载208提供电力。当同步FET 204接通(且控制FET 203被切断)时，对相位节点210 施加接地211，使得从存储于输出电感器206和输出电容器207中的能量向负载208提供电力。以此方式，经由包括输出电感器206和输出电容器207的输出滤波器将相位节点210处的电力提供到负载208。

[0040] 将LDMOS装置100结合于电力转换器电路200中实现了控制 FET 203和同步FET 204的更快或更高的接通/切断切换频率，但具有较低的切换功率消耗，由此对于电力转换器电路200导致比常规切换元件可能出现的情况更好的电力转换性能，即，较高的电力转换效率。较高的切换频率大体上是由通过LDMOS装置100可实现的较低 Rsp*Qg乘积FOM所致。
较高的切换频率还导致比具有相同或类似切换功率消耗水平和/或与输出电感器206的相同或类似电感值一起使用的常规切换元件可能出现的情况小的输出电压V输出和输出电流I输出的波动。换句话说，LDMOS装置100的较高切换频率(与上文针对一些实施方案描述的较小尺寸值和更好的性能参数值结合)使 LDMOS装置100能够在具有切换频率较高但较功率消耗低的设计约束或要求的应用中使用。

[0041] 除了电力转换器电路200的改进的性能之外，较高的切换频率还允许输出电感器206具有比常规电力转换器电路中通常允许的尺寸小的尺寸(即，较低的电感值)。因此，输出电感器206的较小尺寸会导致电力转换器电路200的较小的总尺寸和/或较低成本，由此使电力转换器电路200能够在具有较小或较窄的空间设计约束或要求的应用中使用。

[0042] 在各种实施方案中，通过电力转换器电路200的改进设计(归因于改进的LDMOS装置100)可实现的切换频率的范围是约1MHz至2 MHz、或约2MHz至8MHz、或约1MHz至8MHz、或在具有约1MHz 至7MHz与约2MHz至8MHz的上限的任何适当范围内。

[0043] 在各种实施方案中，改进的LDMOS装置100可以在具有某些操作参数的电力转换器电路200中使用，其中输入电压V输入是在约12V至24V的范围内，输出电压V输出是在约1.2V至5V的范围内，输出电流I输出是在约1Amp至50Amp的范围内。

[0044] 图3示出基本的现有技术的LDMOS装置300，所述LDMOS装置包括源极接点301、漏极接点302、N+源极区303、P+源极接点区 304、N+漏极区305、P-井区306、N-外延区307、栅极308和栅极氧化物309。P-井区306形成主体区，并且沟道区形成于其在栅极308 下面的一部分中。另外，N-外延区307包括在其顶面附近的在P-井区306与N+漏极区305之间的N-漂移区
310。

[0045] 现有技术的LDMOS装置300与LDMOS装置100相比具有若干缺点。举例来说，沟道区与N-漂移区310之间的接面区域中的高电压一般会导致与可以通过LDMOS装置100的改进的设计实现的击穿电压BVdss相比相对较低的击穿电压。另外，现有技术的LDMOS 装置300缺少栅极屏蔽件。因此，现有技术的LDMOS装置300还缺少上文针对栅极屏蔽件106描述的优点，诸如独立于其它装置参数调节一些装置参数的能力。另外，栅极308未与沟道区或主体区对准。因此，现有技术的LDMOS装置300缺少上文针对LDMOS装置100 描述的此类对准的优点。此外，栅极308与N-漂移区310对准。累积区因此形成于N-漂移区310的重叠部分内，但累积区完全是由来自栅极308的重叠部分的电场所产生。因此，与LDMOS装置100相比，累积区的设计灵活性可能极少。另外，栅极308与N-漂移区310 的重叠会不利地影响栅极电荷Qg。因此，不管栅极308的长度或栅极氧化物309的厚度是多少，现有技术的LDMOS装置300都无法获得相对较低的比电阻Rsp、栅极电荷Qg和Rsp*Qg乘积FOM，并且因此不适合于在较高频率应用中使用。

[0046] 图4示出另一个现有技术的LDMOS装置400，所述LDMOS装置包括源极接点401、漏极接点402、N+源极区403、P+源极接点区 404、N+漏极区405、P-井区406、P-外延区407、栅极408、栅极氧化物409、N-漂移区410和硅局部氧化(LOCOS)隔离区411。P-井区406形成主体区，并且沟道区形成于其在栅极408下面的一部分中。 N-漂移区410植入于P-外延区407中，并且LOCOS隔离区411形成于其上。栅极408的一部分作为场板延伸越过LOCOS隔离区411。因此，与改进的LDMOS装置100不同，现有技术的LDMOS装置 400采用RESURF(降低表面电场)技术，所述RESURF技术允许增加 N-漂移区410的掺杂并且缩短N-漂移区410的长度，由此与现有技术的LDMOS装置300相比减小现有技术的LDMOS装置400的比电阻Rsp。与现有技术的LDMOS装置300相比，RESURF和场板的增添还改善了比电阻Rsp与击穿电压BVdss的取舍。

[0047] 现有技术的LDMOS装置400与LDMOS装置100相比具有若干缺点。举例来说，现有技术的LDMOS装置400缺少栅极屏蔽件。因此，现有技术的LDMOS装置400还缺少上文针对栅极屏蔽件106描述的优点，诸如独立于其它装置参数调节一些装置参数的能力。另外，栅极408的有源部分(在沟道区上方)不与沟道区或主体区对准。因此，现有技术的LDMOS装置300缺少上文针对LDMOS装置100描述的此类对准的优点。而是，栅极408的有源部分与N-漂移区410重叠，由此由于来自栅极408的有源部分的电场而产生累积区；而由于改进的LDMOS装置
100的阶梯状栅极105的第一栅极部分110所致的任何累积区几乎不存在。因此，现有技术的LDMOS装置400的设计不能实现通过如上文所描述的改进的LDMOS装置100的设计实现的、对累积区进行控制的灵活性。另外，栅极408与N-漂移区410的重叠会不利地影响栅极电荷Qg。
因此，不管栅极408的长度或栅极氧化物409的厚度是多少，现有技术的LDMOS装置400都无法获得相对较低的比电阻Rsp、栅极电荷Qg和Rsp*Qg乘积FOM，并且因此不适合于在较高频率应用中使用。

[0048] 图5示出根据一些实施方案的制造图1中所示的LDMOS装置 100的示例性方法500的简化流程图。特定步骤、步骤组合和步骤次序仅被提供用于进行说明。也可以使用具有不同的步骤、步骤组合或步骤次序的其它方法来实现相同或类似的结果。针对所述步骤中的一者描述的特征或功能在一些实施方案中可以在不同步骤中执行。此外，未明确地示出或描述的额外步骤可以在所示步骤之前或之后或作为所示步骤的子部分来执行。

[0049] 在开始之后，提供半导体晶片(在501处)。在一些实施方案中，所述半导体晶片在此时已是完全形成的SOI晶片。在一些实施方案中，所述半导体晶片是块体半导体晶片，即，没有SOI晶片的掩埋氧化物。在一些实施方案中，在501处提供半导体晶片包括在基板(例如，图1中的基板层109)上形成掩埋氧化物层(例如，用于图1中的掩埋绝缘体层108)以及在所述掩埋氧化物层上形成有源区107的半导体层(例如，本征层、N减层或P减层，上述有源层将形成于所述层中和所述层上)(例如，通过外延生长或层转移技术)，由此形成SOI 晶片。

[0050] 例如，通过图案化所述半导体层上方的光致抗蚀剂以及植入具有适当的N和P导电性的掺杂剂以形成LDMOS装置100的有源区107 来执行随后的结构形成步骤中的一些。另外，这些形成步骤可以与形成总体电子电路或集成电路(例如，包括电力转换器电路200)的其它结构或部件(例如，MOSFET的)一起执行，所得LDMOS装置100是所述总体电子电路或集成电路的一部分。

[0051] 在502处，为了开始形成有源区107，例如，通过N型材料的外延生长或N型掺杂剂在有源区107的半导体层中的植入来形成漂移区104(诸如N-漂移区)。

[0052] 在503处，在有源区107上形成氧化物或绝缘体材料的区。另外，从源极区101、漏极区102和/或主体区103(或与之相关联的连接器区)将处于的位置的部分移除氧化物的区域，使得随后的处理步骤可以经由氧化物中的这些开口植入或沉积掺杂剂或材料。

[0053] 在504处，例如，通过将P型掺杂剂植入到有源区107的半导体层中来形成主体区103。

[0054] 在505处，例如，通过沉积适当的氧化物或绝缘体材料来形成栅极氧化物区(例如，栅极绝缘体区113和114)。

[0055] 在506处，例如，通过将适当的多晶硅材料沉积到栅极绝缘体区 113和114上来形成阶梯状栅极105。

[0056] 在507处，例如，通过植入适当的N型掺杂剂以形成N+区而形成源极区101和漏极区102。

[0057] 在508处，如果沟槽是设计的部分，那么形成任选沟槽119。

[0058] 在509处，例如，通过在漂移区104和阶梯状栅极105上方沉积适当的氧化物或绝缘体材料来形成屏蔽绝缘体区122。

[0059] 在510处，例如，通过沉积适当的电导体材料(诸如金属材料)来形成栅极屏蔽件106(以及任选地，源极接点117、主体接点118和漏极接点121的部分)。

[0060] 在511处，例如，通过在栅极屏蔽件106上沉积适当的氧化物或绝缘体材料来形成额外的绝缘体区(例如，氧化物)125。

[0061] 在512处，例如，通过将适当的电导体材料(诸如金属材料)沉积到氧化物或绝缘体材料中的开口中来形成接点(例如，源极接点117、主体接点118、漏极接点121和在图1的平面外部的栅极接点)。

[0062] 在513处，形成一连串交替的绝缘体层(有导电通孔从中穿过)和导电互连层(例如，金属层)，由此经由接点117、118和121将LDMOS 装置100电连接到总体电子电路或集成电路(例如，包括电力转换器电路200)的其它结构或部件，所得LDMOS装置100是所述总体电子电路或集成电路的一部分。

[0063] 所述总体电子电路或集成电路还被加工成集成电路封装。

[0064] 已详细地参考所公开的发明的实施方案，其一个或多个示例已在附图中示出。每个示例被提供来说明当前的技术，而非限制当前的技术。实际上，虽然已相对于本发明的特定实施方案详细地描述了本说明书，但将了解，本领域技术人员在理解了前文之后将可以容易地设想到这些实施方案的替代、变化和等效物。举例来说，被示出或描述为一个实施方案的部分的特征可以与另一个实施方案一起使用以得到另一个实施方案。因此，希望本主题涵盖属于所附权利要求书以及其等效物的范围内的所有此类修改和变化。在不脱离本发明的范围的情况下，本领域的普通技术人员可以实践对本发明的这些和其它的修改和变化，在所附权利要求书中更具体地陈述了本发明的范围。此外，本领域的普通技术人员将了解前文的描述仅为举例并且不欲限制本发明。

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