半导体封装及其制造方法专利检索-电路电路专利检索查询-专利查询网

半导体封装及其制造方法

阅读：972发布：2023-01-27

专利汇可以提供半导体封装及其制造方法专利检索，专利查询，专利分析的服务。并且公开了一种半导体封装，包括具有第一衬底通孔(TSV)的第一半导体芯片，堆叠在第一半导体芯片上的第二半导体芯片和设置在第一半导体芯片和第二半导体芯片之间的第一粘合剂层。第二半导体芯片包括连接到第一衬底通孔的第二衬底通孔。第一粘合剂层的侧面从第一半导体芯片和第二半导体芯片的侧面凹进。，下面是半导体封装及其制造方法专利的具体信息内容。

权利要求

1.一种半导体封装，包括：
第一半导体芯片，具有第一衬底通孔TSV；
第二半导体芯片，堆叠在第一半导体芯片上，所述第二半导体芯片具有第二衬底通孔，所述第二衬底通孔连接到所述第一衬底通孔；以及
第一粘合剂层，设置在第一半导体芯片和第二半导体芯片之间，
其中，第一粘合剂层的侧面从第一半导体芯片和第二半导体芯片的侧面凹进。
2.根据权利要求1所述的半导体封装，
其中，所述第一粘合剂层的侧面具有凹面。
3.根据权利要求1所述的半导体封装，还包括：
模制构件，围绕所述第一半导体芯片和所述第二半导体芯片的侧面以及所述第一粘合剂层的侧面。
4.根据权利要求3所述的半导体封装，
其中，所述模制构件与所述第一粘合剂层的侧面接触。
5.根据权利要求3所述的半导体封装，还包括：
散热板，设置在所述第二半导体芯片和所述模制构件上。
6.根据权利要求1所述的半导体封装，还包括：
基底衬底，其上安装有所述第一半导体芯片，
其中，所述基底衬底包括与所述第一半导体芯片的所述第一衬底通孔连接的布线电路；以及
第二粘合剂层，设置在所述第一半导体芯片和所述基底衬底之间，
其中，所述第二粘合剂层的侧面从所述第一半导体芯片的侧面凹进。
7.根据权利要求6所述的半导体封装，
其中，所述第一粘合剂层和所述第二粘合剂层由不同材料形成。
8.根据权利要求1所述的半导体封装，还包括：
第三半导体芯片，堆叠在与所述第二半导体芯片的上表面垂直的方向上，并包括与所述第二衬底通孔电连接的第三衬底通孔；以及
第二粘合剂层，设置在所述第二半导体芯片和所述第三半导体芯片之间，其中，所述第二粘合剂层的侧面从所述第二半导体芯片和所述第三半导体芯片的侧面凹进。
9.根据权利要求1所述的半导体封装，
其中，所述第一半导体芯片和所述第二半导体芯片包括存储器芯片，并且所述半导体封装是高带宽存储器HBM器件。
10.一种半导体封装，包括：
基底衬底，具有布线电路；
多个半导体芯片，堆叠在与所述基底衬底的上表面垂直的方向上；
第一粘合剂层，设置在所述基底衬底和所述多个半导体芯片中的最下面的半导体芯片之间，
其中，所述第一粘合剂层的侧面从所述最下面的半导体芯片的侧面凹进；以及多个第二粘合剂层，每个所述第二粘合剂层设置在所述多个半导体芯片中的对应两个相邻半导体芯片之间，并且具有从所述对应两个相邻半导体芯片的侧面凹进的侧面。
11.根据权利要求10所述的半导体封装，
其中，所述基底衬底的表面积大于所述多个半导体芯片中的每一个的表面积。
12.根据权利要求10所述的半导体封装，
其中，所述多个半导体芯片中的每一个具有基本相同的表面积。
13.根据权利要求10所述的半导体封装，
其中，所述多个第二粘合剂层的侧面具有凹面。
14.根据权利要求10所述的半导体封装，
其中，所述第一粘合剂层的厚度小于所述多个第二粘合剂层中的每一个的厚度。
15.根据权利要求10所述的半导体封装，
其中，所述第一粘合剂层的侧面具有第一凹进深度，所述多个第二粘合剂层的侧面中的每一个具有第二凹进深度，并且所述第一凹进深度不同于所述第二凹进深度。
16.根据权利要求10所述的半导体封装，还包括：
模制构件，包围所述多个半导体芯片的侧面以及所述第一粘合剂层和所述多个第二粘合剂层的侧面，
其中，所述模制构件设置在所述基底衬底的上表面的一部分上。
17.一种半导体封装，包括：
第一半导体芯片和第二半导体芯片，堆叠在竖直方向上，所述第一半导体芯片和所述第二半导体芯片中的每一个具有下表面和上表面彼此相对的半导体衬底、设置在所述衬底的下表面上的半导体器件层以及穿透所述半导体衬底和所述半导体器件层的硅通孔；以及粘合剂层，设置在所述第一半导体芯片和所述第二半导体芯片之间，
其中，所述第一半导体芯片的所述衬底通孔连接到所述第二半导体芯片的所述衬底通孔，并且所述粘合剂层的侧面是从所述第一半导体芯片和所述第二半导体芯片的侧面凹进的凹面。
18.根据权利要求17所述的半导体封装，
其中，所述粘合剂层具有在所述第一半导体芯片和所述第二半导体芯片中的至少一个的侧面上延伸的部分。
19.根据权利要求17所述的半导体封装，还包括：
模制构件，围绕所述第一半导体芯片和所述第二半导体芯片的侧面以及所述粘合剂层的凹面，
其中，所述模制构件填充在所述粘合剂层的凹面中。
20.根据权利要求17所述的半导体封装，
其中，所述第一半导体芯片是逻辑芯片，所述第二半导体芯片是存储器芯片。
21.一种制造半导体封装的方法，包括：
将多个半导体芯片中的每一个和多个第一未固化的粘合剂层中的每一个交替地彼此堆叠；以及
在第一压力下的第一温度下固化所述多个第一未固化的粘合剂层，使得所述多个第一未固化的粘合剂层固化以形成多个第一固化的粘合剂层，所述多个第一固化的粘合剂层中的每一个的侧面从所述多个半导体芯片中的对应两个相邻半导体芯片的侧面凹进，其中，所述第一压力是通过使用加压流体形成的，以及
其中，所述第一温度高于所述多个第一未固化的粘合剂层的固化温度。
22.根据权利要求21所述的制造半导体封装的方法，还包括：
在固化所述多个第一未固化的粘合剂层之前，在第二压力下的第二温度下，通过对多个堆叠的半导体芯片的热压缩来将所述多个堆叠的半导体芯片预接合到所述多个第一未固化的粘合剂层，所述第二温度低于所述第一温度，所述第二压力低于所述第一压力。
23.根据权利要求22所述的制造半导体封装的方法，
其中，进行所述预接合使得所述多个第一未固化的粘合剂层中的每一个不从所述多个半导体芯片中的对应两个半导体芯片的侧面突出。
24.根据权利要求21所述的制造半导体封装的方法，
其中，将所述多个半导体芯片堆叠包括：
将所述多个半导体芯片中的最下面的半导体芯片设置在具有布线电路的基底衬底上；
以及
将第二未固化的粘合剂层设置在所述最下面的半导体芯片和所述基底衬底之间。
25.根据权利要求24所述的制造半导体封装的方法，
其中，固化所述多个第一未固化的粘合剂层包括：固化所述第二未固化的粘合剂层，使得所述第二未固化的粘合剂层固化以形成第二固化的粘合剂层，所述第二固化的粘合剂层的侧面从所述最下面的半导体芯片的侧面凹进。

说明书全文

半导体封装及其制造方法

[0001] 相关申请的交叉引用

[0002] 本申请要求于2018年9月21日在韩国知识产权局递交的韩国专利申请第10-2018-0114330的优先权，其全部公开内容通过引用合并于此。

技术领域

[0003] 本公开涉及一种半导体封装及其制造方法。

背景技术

[0004] 由于电子工业中的进步和消费者需求，电子设备越来越小型化并且重量减轻，因此要求在电子设备中使用的半导体封装具有高性能和高容量，以及更进一步小型化和减轻重量。为了高性能和高容量，以及小型化和重量减轻，已经进行了包括衬底通孔(TSV)的半导体芯片以及包括在其中堆叠的这种半导体芯片的半导体封装的研究和开发。发明内容

[0005] 根据本发明构思的示例性实施例，一种半导体封装包括具有第一衬底通孔(TSV)的第一半导体芯片，堆叠在第一半导体芯片上的第二半导体芯片和设置在第一半导体芯片和第二半导体芯片之间的第一粘合剂层(例如，非导电膜)。第二半导体芯片包括连接到第一衬底通孔的第二衬底通孔。第一粘合剂层的侧面从第一半导体芯片和第二半导体芯片的侧面凹进。

[0006] 根据本发明构思的示例性实施例，一种半导体封装包括：基底衬底，具有布线电路；半导体芯片，堆叠在与所述基底衬底的上表面垂直的方向上；第一粘合剂层，设置在所述基底衬底和最下面的半导体芯片之间；以及第二粘合剂层。所述第一粘合剂层的侧面从所述最下面的半导体芯片的侧面凹进；每个粘合剂层设置在半导体芯片的对应两个相邻半导体芯片之间，并且具有从对应两个相邻半导体芯片的侧面凹进的侧面。

[0007] 根据本发明构思的示例性实施例，一种半导体封装包括：第一半导体芯片和第二半导体芯片，堆叠在竖直方向上，以及粘合剂层，设置在第一半导体芯片和第二半导体芯片之间，第一半导体芯片和第二半导体芯片中的每一个具有下表面和上表面彼此相对的半导体衬底、设置在衬底下表面上的半导体器件层以及穿透半导体衬底和半导体器件层的硅穿通孔，第一半导体芯片的衬底通孔连接到第二半导体芯片的衬底通孔，并且粘合剂层的侧面是从第一半导体芯片和第二半导体芯片的侧面凹进的凹面。

[0008] 根据本发明构思的示例性实施例，如下提供了一种制造半导体封装的方法。每个半导体芯片和每个第一未固化的粘合剂层彼此交替堆叠。第一未固化的粘合剂层在第一压力下的第一温度下固化，使得第一未固化的粘合剂层固化以形成第一固化的粘合剂层，每个第一固化的粘合剂层的侧面从对应两个相邻半导体芯片的侧面凹进。通过使用加压流体形成第一压力。第一温度高于第一未固化的粘合剂层的固化温度。附图说明

[0009] 根据结合附图的以下具体描述，将更清楚地理解本公开的上述和其他方面、特征和优点，在附图中：

[0010] 图1是示出了根据示例实施例的半导体封装的截面图；

[0011] 图2是示出了图1的区域“A”的放大截面图；

[0012] 图3是根据示例实施例的半导体封装中采用的非导电膜的放大截面图；

[0013] 图4是示出了根据示例实施例的半导体封装的截面图；

[0014] 图5是示出了根据示例实施例的半导体封装的截面图；

[0015] 图6是图5的区域“B”的放大截面图；

[0016] 图7是示出了根据示例实施例的制造半导体器件的方法的工艺流程图；

[0017] 图8是固化温度和压力对时间的曲线图，示出了根据示例实施例的制造半导体封装的方法中采用的流体静力接合工艺；

[0018] 图9至图12是用于描述根据示例实施例的制造半导体封装的方法的截面图；以及[0019] 图13是示出了根据示例实施例的半导体封装的配置的框图。

具体实施方式

[0020] 在下文中，将参照附图描述本发明构思的示例实施例。

[0021] 图1是示出了根据示例实施例的半导体封装的截面图；

[0022] 如图1所示，半导体封装200可以包括第一半导体芯片100A、第二半导体芯片100B、第三半导体芯片100C和第四半导体芯片100D。第一至第四半导体芯片100A、100B、100C和100D可以通过第二至第四连接凸块170B、170C和170D电连接至彼此相邻的半导体芯片。

[0023] 此外，第一至第四半导体芯片100A、100B、100C和100D可以通过非导电膜(或粘合剂层)150彼此接合。每个非导电膜150的侧面CS可以从第一至第四半导体芯片100A、100B、100C和100D的对应的两个相邻半导体芯片的侧面凹进。如图1所示的截面图所示，非导电膜
150的侧面CS可以具有凹面。在一个示例实施例中，非导电膜150的侧面CS可以具有不同的凹进深度。这种形状可以增强与模制构件的接合强度，或者可以防止在堆叠半导体芯片的工艺之后的后续工艺中产生缺陷，这将在下文中更全面地描述。

[0024] 第一至第四半导体芯片100A、100B、100C和100D可以是存储器芯片或逻辑芯片。在一个示例实施例中，第一至第四半导体芯片100A、100B、100C和100D可以全部是相同种类的存储器芯片。在另一示例实施例中，第一至第四半导体芯片100A、100B、100C和100D中的一些可以是存储器芯片，而其他的是逻辑芯片。在特定实施例中，第一半导体芯片100A可以是逻辑芯片，第二半导体芯片至第四半导体芯片100B、100C和100D可以是存储器芯片。

[0025] 例如，存储器芯片可以是易失性存储器芯片，例如动态随机存取存储器(DRAM)芯片和静态随机存取存储器(SRAM)芯片，或者可以是非易失性存储器芯片，例如相变随机存取存储器(PRAM)芯片、磁阻随机存取存储器(MRAM)芯片、铁电随机存取存储器(FeRAM)芯片和电阻随机存取存储器(RRAM)芯片。在一些示例实施例中，第一至第四半导体芯片100A、100B、100C和100D可以是高带宽存储器(HBM)DRAM。

[0026] 逻辑芯片可以是例如微处理器、模拟设备或数字信号处理器。

[0027] 尽管在本示例实施例中示出了其中堆叠有第一至第四半导体芯片100A、100B、100C和100D的半导体封装200，但是可以堆叠在半导体封装200中的半导体芯片的数量不限于此。例如，可以在半导体封装200中堆叠两个、三个或甚至更多个半导体芯片(例如，八个芯片)。

[0028] 第一至第四半导体芯片100A、100B、100C和100D可以是相同的芯片，并且如图1所示，可以具有相同的表面积。在一些示例实施例中，第一至第四半导体芯片100A、100B、100C和100D可以具有不同的表面积。并非半导体芯片的所有侧面可以对准以基本上共面，并且例如，半导体芯片的侧面的至少一部分可以具有阶梯状对准。

[0029] 在这种情况下，非导电膜的侧面可以至少从靠近堆叠中心的半导体芯片的侧面凹进。

[0030] 第一至第四半导体芯片100A、100B、100C和100D中的每一个可以包括半导体衬底110、半导体器件层120、衬底通孔(TSV)130、下连接焊盘142、上连接焊盘144和第一至第四连接凸块170A、170B、170C和170D。然而，如在本示例实施例中所示，设置在最上面的第四半导体芯片100D可以不包括衬底通孔130。

[0031] 每个半导体芯片100A至100D的半导体衬底110可以包括上表面和与上表面相对的下表面。半导体器件层120可以设置在半导体衬底110的下表面上，并且布线结构140可以设置在半导体器件层120内。衬底通孔130可以穿透半导体衬底110以将半导体衬底110的上表面和下表面相连接，从而连接到布线结构140。下连接焊盘142可以形成在半导体器件层120上，并且可以通过布线结构140电连接到衬底通孔130。在一些示例中，衬底通孔130可以不仅延伸穿过半导体衬底110，而且可以延伸穿过整个半导体芯片(100A、100B、100C或100D)。衬底通孔130可以是硅通孔。

[0032] 每个半导体芯片100A至100D的半导体衬底110可以由结晶半导体材料形成。例如，半导体衬底110可以由诸如硅和锗之类的半导体材料形成，或者诸如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)之类的化合物半导体材料形成。此外，半导体衬底110可以具有绝缘体上硅(SOI)结构。例如，半导体衬底110可以包括掩埋氧化物(BOX)层。半导体衬底110可以包括导电区，例如掺杂有杂质的阱或掺杂有杂质的结构。此外，半导体衬底110可以包括各种器件隔离结构，例如浅沟槽隔离(STI)结构。

[0033] 半导体器件层120可以形成为包括布线结构140，以将各个单独器件中的每一个连接到半导体衬底110中形成的其他布线。布线结构140可以包括金属布线层和通孔插塞。例如，布线结构140可以是多层结构，其中交替地堆叠两个或更多个金属布线层或两个或更多个通孔插塞。

[0034] 衬底通孔130可以从半导体衬底110的上表面朝向其下表面延伸，并且可以进一步延伸到半导体器件层120中。例如，衬底通孔130可以部分地穿透半导体器件层120以连接到布线结构140。衬底通孔130的部分至少可以具有柱的形状。如上所述，设置在最上层的半导体芯片(例如，第四半导体芯片100D)可以不包括衬底通孔130。

[0035] 下连接焊盘142可以设置在半导体器件层120上，并且可以电连接到半导体器件层120内的布线结构140。下连接焊盘142可以通过布线结构140电连接到衬底通孔130。例如，下连接焊盘142可以包括铝(A1)、铜(Cu)、镍(Ni)、钨(W)、铂(Pt)和金(Au)中的至少一种。

[0036] 另外，可以在半导体器件层120上形成下钝化层(未示出)，以保护半导体器件层120内的布线结构140和设置在其下方的其他结构免受外部应力和湿度。下连接焊盘142可以从下钝化层部分地暴露，以连接到第一至第四连接凸块170A至170D的对应连接凸块中的一个。

[0037] 上连接焊盘144可以形成在半导体衬底110的上表面上，以电连接到衬底通孔130。上连接焊盘144可以包括与下连接焊盘142相同的材料。而且，上钝化层(未示出)可以形成在半导体衬底110的上表面上，以围绕衬底通孔130的部分。

[0038] 第一至第四连接凸块170A、170B、170C和170D中的每一个可以分别设置在第一至第四半导体芯片100A、100B、100C和100D的对应下连接焊盘142上。例如，第一连接凸块170A可以由柱结构、球结构或焊料层形成。

[0039] 在本示例实施例中，第一连接凸块170A可以设置在第一半导体芯片100A的下连接焊盘142上，使得半导体封装200电连接到外部布线电路(例如，图5所示的基底衬底300)。通过第一连接凸块170A，可以从外部源接收用于第一至第四半导体芯片100A、100B、100C和100D的操作的控制信号、电力信号和接地信号中的至少一个；可以从外部源接收要存储在第一至第四半导体芯片100A、100B、100C和100D中的数据信号；备选地，可以向外部发送第一至第四半导体芯片100A、100B、100C和100D中存储的数据。

[0040] 第二半导体芯片100B可以安装在第一半导体芯片100A的上表面上。第二半导体芯片100B可以通过第二连接凸块170B电连接到第一半导体芯片100A，第二连接凸块170B设置在第一半导体芯片100A和第二半导体芯片100B之间。

[0041] 在第一半导体芯片100A的上表面和第二半导体芯片100B的下表面之间，可以设置第一非导电膜(或第一粘合剂层)150以将第二半导体芯片100B接合到第一半导体芯片100A。以类似的方式，第三半导体芯片100C可以安装在第二半导体芯片100B的上表面上，第四半导体芯片100D可以安装在第三半导体芯片100C的上表面上。在第二半导体芯片100B和第三半导体芯片100C之间，可以设置第三连接凸块170C和围绕第三连接凸块170C的侧面的第二非导电膜(或第二粘合剂层)150。在第三半导体芯片100C和第四半导体芯片100D之间，可以设置第四连接凸块170D和第三非导电膜150，第三非导电膜150围绕第四连接凸块170D的侧面。

[0042] 模制构件180可以围绕第一至第四半导体芯片100A、100B、100C和100D的侧面以及非导电膜150的侧面。在一些示例实施例中，模制构件180可以覆盖第四半导体芯片100D的上表面。备选地，在其他示例实施例中，模制构件180可以形成为使第四半导体芯片100D的上表面暴露在外(请参考图4)。模制构件180可以包括环氧树脂模制料(EMC)等。

[0043] 如上所述，为了半导体封装的小型化和轻量化，采用包括衬底通孔130的第一至第四半导体芯片100A、100B、100C和100D的堆叠结构。在堆叠半导体芯片的工艺中，为了在第一至第四半导体芯片100A、100B、100C和100D之间实现均匀、电可靠且结构可靠的接合，非导电膜150可以用作与第二至第四连接凸块170B、170C和170D结合的层间接合材料。

[0044] 然而，在半导体封装制造工艺中接合半导体芯片之后，如果非导电膜在半导体芯片周围溢出，则由于非导电膜的溢出可能不适当地执行后续工艺。例如，从半导体封装200之间突出的部分可能导致悬凸(overhang)或甚至与模制构件180的有缺陷的接合。在严重的情况下，这种悬凸通过彼此连接可能使模制构件180不能围绕半导体衬底110的对应侧面。

[0045] 因此，为了减少非导电膜150的可能溢出的部分，可以通过减小非导电膜的厚度，或通过增加非导电膜的粘度来进行半导体封装制造工艺。然而，如果仅相对于连接凸块的高度减小非导电膜150的厚度或增加非导电膜150的粘度，则非导电膜可能导致不充分的填充问题。因此，彼此相邻的半导体芯片可能不被接合为具有均匀的厚度，或者可能在非导电膜150中产生半导体芯片之间的空隙。

[0046] 为了解决上述问题，如上所述，根据本发明构思的半导体封装200可以包括具有从相邻的半导体芯片100A、100B、100C和100D的侧面凹进的侧面的非导电膜150。更具体地，非导电膜150的侧面可以具有凹面。可以通过经由使用加压流体(例如，诸如空气或N2的气体)的流体静力接合工艺而固化设置在堆叠的第一至第四半导体芯片100A、100B、100C和100D之间的非导电膜150来获得非导电膜150的凹进或凹侧面。

[0047] 结果，在固化之前或在固化工艺期间，可以防止非导电膜150过度溢出以形成悬凸并且同时防止具有不充分填充问题。因此，可以增加模制构件180和非导电膜150之间的接合强度，从而提高半导体封装的可靠性。

[0048] 非导电膜150可以用于接合堆叠的半导体芯片100A、100B、100C和100D。非导电膜150可包括粘合剂树脂。粘合剂树脂可以是热固性树脂。粘合剂树脂可以包括，例如，双酚环氧树脂、酚醛清漆环氧树脂、酚醛树脂、尿素树脂、三聚氰胺树脂、不饱和聚酯树脂和间苯二酚树脂中的至少一种。

[0049] 在本示例实施例中采用的非导电膜150可以具有相对低的粘度，从而可以获得非导电膜150的凹进侧面。例如，在未固化状态下的非导电膜150可以具有等于或小于约1，000Pa·s的粘度，其中粘度是非导电膜150的最小粘度，并且是在约100℃处取得的测量。测量的温度在100℃时的误差范围可以约为±5℃。

[0050] 在一些示例实施例中，非导电膜150可以包括焊剂和/或陶瓷填料。焊剂可以在半导体封装制造工艺中用于焊接以在半导体芯片之间形成电接合。焊剂可以增加焊料的铺展性和/或润湿性，并且焊剂可以预先涂覆在将要涂覆焊料的区域上，或者可以包括在非导电膜150内。焊剂可以分类为树脂基、有机和无机，其中通常用于电子器件的焊剂可以包括树脂基焊剂。例如，树脂基焊剂可以包括松香、改性松香和合成树脂。取决于颗粒大小和其百分比，陶瓷填料可以用于调整非导电膜的粘度。

[0051] 图2是放大的截面图，示出了图1中所示的区域“A”。

[0052] 图2示出了位于第一半导体芯片100A和第二半导体芯片100B之间的非导电膜150。如上所述，非导电膜150的侧面CS可以具有从第一半导体芯片100A的半导体衬底110和第二半导体芯片100B的半导体器件层120之间凹进的侧面。凹进侧面CS可以具有凹面。模制构件
180可以具有突出到第一半导体芯片100A和第二半导体芯片100B之间的凹进区域中的区域，以与非导电膜150的侧面CS接触。凹进侧面CS可以具有从第一半导体芯片100A和第二半导体芯片100B的侧面凹进预定深度W的形状。例如，凹进侧面CS的底部可以位于与第一半导体芯片100A和第二半导体芯片100B之间的区域相距预定深度W处。模制构件180的预定深度W在第一半导体芯片100A和第二半导体芯片100B之间的区域中可以相对较大。

[0053] 由于在半导体封装制造工艺完成之后，第一半导体芯片100A和第二半导体芯片100B之间的最终高度H通过压缩和固化工艺变得略小于非导电膜150的初始厚度，因此在半导体封装制造工艺中，非导电膜150可以溢出到半导体芯片100A和100B的相邻区域(例如，侧面)中。然而，在本示例实施例中，非导电膜150可以在流体静力接合工艺期间在加压流体施加的压力下固化，从而获得从第一导体芯片100A和第二半导体芯片100B的侧面凹进的侧面CS。在整个该工艺中，可以利用加压流体施加的压力压缩非导电膜150，并且可以去除非导电膜150中的内部空隙。因此，非导电膜150可以更牢固地与连接凸块170B和/或第一半导体芯片100A和第二半导体芯片100B接合。

[0054] 控制非导电膜150的凹入侧面CS的因素包括未固化状态下的非导电膜150的粘度和流体静力接合工艺的处理条件(例如，温度、压力、固化速度等)。下面将更全面地描述这种处理条件。

[0055] 在第一半导体芯片100A和第二半导体芯片100B之间的凹进的非导电膜150可以形成为没有悬凸(该悬凸可能在模制工艺中引起问题)，从而防止由于非导电膜150的悬凸而引起的缺陷，并且增加非导电膜150的填充率。例如，可以通过去除非导电膜150中的空隙来增加填充率。因此，凹进的非导电膜150可以通过增强模制构件180和非导电膜150之间的接合强度来增加半导体封装200的可靠性。

[0056] 非导电膜150的凹入侧面CS可以根据未固化状态下的非导电膜150的粘度和/或流体静力接合的处理条件而具有不同的形状。图3是示出根据另一示例实施例的半导体封装中采用的非导电膜的放大截面图。

[0057] 如图3所示，与前一示例实施例相比，非导电膜150的凹进侧面CS′可以具有从第一半导体芯片100A和第二半导体芯片100B的侧面凹进得更凹的形状。凹进侧面CS′还可以包括形成为覆盖第一半导体芯片100A和第二半导体芯片100B的侧面的部分的区域C。当在用于预接合的压缩工艺中覆盖相邻半导体芯片100A和100B的侧面的部分的未固化状态的非导电膜150的部分在流体静力接合工艺期间凹进时，可以形成凹进侧面CS′。

[0058] 如上所述，根据本示例实施例的非导电膜150不限于使其整个表面区域从半导体芯片100A和100B的侧面凹进，并且例如，非导电膜150可以进一步包括从相邻半导体芯片的侧面突出或保持在其顶上的部分。

[0059] 根据示例实施例的本发明构思可以以各种其他形式应用于半导体封装。

[0060] 图4是示出了根据示例实施例的半导体封装的截面图。

[0061] 如图4所示，除了半导体芯片100A至100D的最上面的半导体芯片上的散热板之外，根据本示例实施例的半导体封装200A可以具有与图1所示的示例实施例的结构类似的结构。因此，除非另有说明，图1中示出的示例实施例的描述可以与该特定示例实施例的描述组合。

[0062] 与前述示例实施例类似，根据本示例实施例的半导体封装200A可以包括竖直堆叠的第一至第四半导体芯片100A、100B、100C和100D，并且还可以包括依次设置在第四半导体芯片100D的上表面上的导热材料层210和散热板220。

[0063] 导热材料层210可以设置在散热板220和第四半导体芯片100D之间，并且可以覆盖第四半导体芯片100D的上表面。导热材料层210可以允许由第一至第四半导体芯片100A、100B、100C和100D产生的热量更容易地释放到散热板220。导热材料层210可以由热界面材料(TIM)形成。例如，导热材料层210可以由绝缘材料或包含具有电绝缘性质的绝缘材料的材料形成。导热材料层210可包括例如环氧树脂。导热材料2层10的具体示例可以包括矿物油、油脂、间隙填料腻子、相变凝胶、相变材料垫或颗粒填充的环氧树脂。

[0064] 散热板220可以设置在导热材料层210上。散热板220可以是例如热沉、放热器，热管或液冷冷板。

[0065] 完全覆盖第四半导体芯片100D的上表面的导热材料层210可以增加第四半导体芯片100D与导热材料层210之间的接触面积，因此，由第一至第四半导体芯片100A、100B、100C和100D产生的热量可以更高效地传送到散热板220。

[0066] 图5是示出了根据示例实施例的半导体封装的截面图。

[0067] 如图5所示，除了进一步包括基底衬底之外，半导体封装200B可以包括与图1所示的示例实施例的结构类似的结构。因此，除非另有说明，图1中示出的示例实施例的描述可以与该特定示例实施例的描述组合。

[0068] 根据本示例实施例的半导体封装200B可以包括基底衬底300和第一至第四半导体芯片100A、100B、100C和100D，第一至第四半导体芯片100A、100B、100C和100D安装在基底衬底300上并且在垂直于基底衬底300的上表面的方向上顺序堆叠。

[0069] 基底衬底300可以是例如印刷电路板、陶瓷板或内插器。当基底衬底300是印刷电路板时，基底衬底300可以包括衬底主体310、下表面焊盘320、上表面焊盘330以及形成在衬底主体310的下表面和上表面上的阻焊层(未示出)。在衬底主体310内部，可以形成内部布线(未示出)以将下表面焊盘320和上表面焊盘330电连接。下表面焊盘320和上表面焊盘330可以是分别由形成在衬底本体310的下表面和上表面上的阻焊层暴露的电路布线的一部分，电路布线已经在衬底主体310的覆盖有Cu箔的下表面和上表面上被图案化。

[0070] 在一些示例实施例中，基底衬底300可以是内插器。在这种情况下，基底衬底300可以包括由半导体材料形成的衬底主体310，并且可以包括分别形成在衬底主体310的下表面和上表面上的下表面焊盘320和上表面焊盘330。衬底主体310可以例如由硅晶片形成。此外，内部布线(未示出)可以形成在衬底本体310的下表面或上表面上，或者形成在衬底本体310内部。此外，在衬底主体310内部，可以形成衬底通孔(未示出)以将下表面焊盘320和上表面焊盘330电连接。

[0071] 外部连接端子340可以接合至基底衬底300的下表面。例如，外部连接端子340可以接合到下表面焊盘320。例如，外部连接端子340可以是焊球或凸块。外部连接端子340可以电连接在半导体封装200和外部设备之间。

[0072] 在本示例实施例中，第一至第四半导体芯片100A、100B、100C和100D可以全部具有相同的表面积，而基底衬底300的表面积可以大于第一至第四半导体芯片100A、100B、100C和100D中的每一个的表面积。

[0073] 在基底衬底300上，可以形成模制构件180以部分地或完全地包封第一至第四半导体芯片100A、100B、100C和100D。模制构件180可以包括例如环氧树脂模制复合物。如图5所示，模制构件180可以设置在基底衬底300上，并且可以具有与基底衬底300的侧面基本平坦的共面表面。这种共面侧面可以通过相同的切割工艺来获得(请参考图12中的工艺)。

[0074] 以与前述示例实施例类似的方式，第一至第四半导体芯片100A、100B、100C和100D可以通过第二非导电膜(或第二粘合剂层)150彼此接合。第二非导电膜150的每个侧面CS2可以从半导体芯片100A、100B、100C和100D的两个对应的相邻半导体芯片的侧面凹进。第二非导电膜150的侧面CS2可以具有凹面。

[0075] 第一非导电膜(或第一粘合剂层)160可以设置在基底衬底300和第一半导体芯片100之间。在一些示例实施例中，第一非导电膜160可以由与第二非导电膜150相同或相似的材料形成。在一些示例实施例中，第一非导电膜160可以由与第二非导电膜150不同的材料形成，例如，底部填充材料层。第一非导电膜160可以设置在基底衬底300和第一半导体芯片
100A之间，以围绕第一连接凸块170A的侧面。第一非导电膜160可以由例如环氧树脂形成。
例如，第一非导电膜160的厚度可以小于每个非导电膜150的厚度。

[0076] 在一个示例实施例中，第一非导电膜160的侧面CS1具有第一凹进深度，并且第二非导电膜150的每个侧面CS2具有第二凹进深度。第一凹进深度可以与第二凹进深度不同。

[0077] 图6是示出图5的区域“B”的放大截面图。图6示出了位于基底衬底300和第一半导体芯片100A之间的第一非导电膜160。

[0078] 与设置在相同大小的半导体芯片之间的第二非导电膜150不同，由于在第一非导电膜160下方接合的具有相对较大表面积的基底衬底300，第一非导电膜160更可能由于在未固化状态下的基底衬底300和第一非导电膜160之间的增加的表面张力而溢出。由于在半导体封装制造工艺期间基底衬底300可以类似地用作载体衬底，因此在未固化状态下的第一非导电膜160可能流出到基底衬底300的上表面上，从而形成悬凸OH(非导电膜的扩展到基底衬底300上的一部分，如图6中的虚线所示)。该悬凸OH可以覆盖基底衬底300的上表面，从而减小模制构件180后续形成其上的基底衬底300的面积。基底衬底300的上表面的面积的减小可能引起模制构件180和基底衬底300之间的缺陷连接，从而使得模制构件180不能用作适当的钝化结构。例如，模制构件180可以被提升或者湿气可以穿透模制构件180。

[0079] 为了解决上述问题，在本示例实施例中，以与第二非导电膜150类似的方式，通过用于固化在未固化状态下的非导电膜160和150的流体静力接合工艺，第一非导电膜160的侧面可以从基底衬底300和第一半导体芯片100B之间凹进。通过形成具有凹面的凹进侧面CS1，可以避免在未固化状态下的非导电膜160和150的固化中不期望的悬凸部分OH。

[0080] 如上所述，在本示例性实施例中，在未固化状态下的第一非导电膜160和第二非导电膜150可以在流体静力接合工艺中在由加压流体施加的压力下固化，因此可以具有从相邻半导体芯片的侧面凹进的侧面。通过该工艺，可以消除存在于第一非导电膜160和第二非导电膜150内部的内部空隙，并且第一非导电膜160和第二非导电膜150可以更牢固地与连接凸块接合。因此，可以通过防止产生由于未固化状态下的非导电膜160和150的溢出而引起的缺陷并且通过增加非导电膜150的填充率来实现牢固的接合。

[0081] 第一非导电膜160和第二非导电膜150的凹入侧面CS1和CS2可以通过控制流体静力接合工艺的处理条件(例如，温度、压力、固化速度等)来控制，并且还可以通过控制在未固化状态下的第一非导电膜160和第二非导电膜150的性质(例如，粘度)来控制。例如，在未固化状态下的第一非导电膜160和第二非导电膜150可以具有约1，000Pa·s或更低的粘度。

[0082] 图7是示出了根据示例实施例的制造半导体器件的方法的工艺流程图。

[0083] 如图7所示，根据本示例实施例的制造半导体封装的方法可以从准备具有连接凸块和衬底通孔的多个半导体芯片开始(S71)。

[0084] 除了连接凸块和衬底通孔之外，多个半导体芯片中的每一个可以包括半导体衬底、半导体器件层、下连接焊盘和上连接焊盘。这些组件中的每一个的描述可以与图1中所示的半导体芯片的描述组合。

[0085] 多个半导体芯片可以是存储器芯片或逻辑芯片，并且在一些示例实施例中，可以包括相同大小的存储器芯片。

[0086] 随后，可以堆叠多个半导体芯片，使得未固化的非导电膜可以设置在多个半导体芯片之间(S73)。例如，未固化的非导电膜对应于上述在未固化状态下的非导电膜，并且可以是未固化的粘合剂层的示例。

[0087] 未固化的非导电膜可以包括未固化的粘合剂树脂。例如，粘合剂树脂可以包括至少一种上述热固性树脂。在本示例实施例中采用的未固化的非导电膜可以具有足够低的粘度，其允许未固化的非导电膜在流体静力接合工艺期间获得所期望的形状(例如，具有凹面的侧面)。例如，未固化的非导电膜可以具有约1，000Pa·s或更低的粘度。

[0088] 在一些示例实施例中，在堆叠多个半导体芯片之前，可以在每个半导体芯片的表面上设置未固化的非导电膜，该表面上形成有连接凸块。在这种情况下，未固化的非导电膜可以处于部分固化状态(即，在B阶段)。在这些示例实施例中使用的未固化的非导电膜可以不限于膜类型。例如，未固化的非导电膜可以以糊状施加和使用。

[0089] 接下来，可以通过多个半导体芯片的热压缩来预接合多个堆叠的半导体芯片(S75)。

[0090] 可以进行预接合工艺，使得多个半导体芯片通过随后的流体静力接合工艺保持堆叠。在非导电膜未固化的环境中，可以通过利用非导电膜的粘合性质来预接合多个半导体芯片。

[0091] 在该预压缩工艺中，可以施加适当的温度和/或压力以防止未固化的非导电膜的侧面突出。通过防止未固化的非导电膜溢出到半导体芯片的侧面上，可以在流体静力接合工艺中更方便地进行获得凹入侧面的非导电膜的凹进工艺。在一些示例实施例中，即使当非导电膜的部分已经溢出到半导体芯片的侧面上时，非导电膜仍然能够获得期望形状的侧面，这取决于未固化的非导电膜的粘度和/或流体静力接合工艺的处理条件。

[0092] 随后，可以通过使用流体静力接合工艺的加压流体(S77)来固化非导电膜。

[0093] 在该工艺中，可以将加压流体的流体静压力和未固化的非导电膜的固化温度施加到堆叠的半导体芯片，从而固化非导电膜。更具体地，如图8所示，在示例流体静力接合工艺中，未固化的非导电膜一旦被加热至其固化温度，就可以立即受到加压流体的流体静压力，并且一旦未固化的非导电膜被充分固化以形成图1、4和5的非导电膜，则温度可以降低到低于固化温度并且可以释放压力。

[0094] 在该工艺中，由于加压流体的流体静压力甚至被施加到非导电膜的侧面，所以未固化的非导电膜的侧面可以在如图8所示的固化工艺期间从多个半导体芯片的侧面凹进。本发明不仅限于此。例如，通过在将高于固化温度的温度施加到半导体芯片之前施加流体静压力，未固化的非导电膜的侧面可以在固化工艺之前从多个半导体芯片的侧面凹进。为了便于这种凹进工艺，该工艺可以在略高于流体静力接合工艺的温度和/或压力下进行。在一些示例实施例中，流体静力接合工艺可以在约200℃或更高且约10atm或更高(相对于图8中的最大点)下进行。例如，流体静力接合工艺可以在约250℃和约15atm下进行。

[0095] 图9至图12是示出了根据示例实施例的制造半导体封装的方法的截面图。将参考图5中所示的制造半导体封装200B的方法来描述制造半导体封装的方法。将参考图7的工艺流程图描述图9至12。

[0096] 图9示出了通过执行图7的步骤S71和S73设置在基底衬底300上的三个堆叠的半导体芯片。每个堆叠的半导体芯片具有这样的结构：第一至第四半导体芯片100A、100B、100C和100D顺序堆叠，同时在其间设置未固化的第一非导电膜160”和第二非导电膜150”。

[0097] 在本示例实施例中，从晶片单个化的第一至第四半导体芯片100A、100B、100C和100D可以堆叠在基底衬底300上。基底衬底300可以在后续工艺中用作载体衬底。第一至第四半导体芯片100A、100B、100C和100D可以是相同种类的半导体芯片(例如，存储器芯片)。
备选地，第一至第四半导体芯片100A、100B、100C和100D中的至少一个可以是与其他半导体芯片不同的半导体芯片(不同的存储器芯片或逻辑芯片)。

[0098] 例如，通过使用半导体芯片转印设备(chip transfer device)(未示出)，并然后通过使用载体衬底，可以在载体衬底(未示出)上以均匀距离(D1)对准从晶片单个化的第一半导体芯片100A，第一半导体芯片100A可以被转印到基底衬底300上，以具有位于基底衬底300的上表面焊盘330上的连接凸块170A。如上所述，在第一半导体芯片100A堆叠在基底衬底300上之前，未固化的第一非导电膜160”可以设置在第一半导体芯片100A的下表面和/或基底衬底300的上表面上。同样地，可以顺序地转印第二至第四半导体芯片100、100C和
100D，从而提供图9所示的堆叠结构。

[0099] 在其他示例实施例中，第一至第四半导体芯片100A、100B、100C和100D可以以晶片级转印。例如，在图1所示的半导体封装制造工艺的情况下，第一至第四半导体芯片100A、100B、100C和100D可以在晶片级转印到载体衬底上之后被单个化至所期望的距离。

[0100] 更具体地，距离D1可以是允许模制构件(图2中的180)围绕第一至第四半导体芯片100A、100B、100C和100D的侧面以及第一非导电膜160和第二非导电膜150的侧面的距离。由于在后续工艺中未固化的非导电膜160”和150”可以被控制为凹进而不是突出，所以可以将该距离D1确定为合适的大小，而不考虑固化后的非导电膜的悬凸部分(特别是，第一非导电膜160)。

[0101] 如图10所示，通过执行图7的步骤S75，可以通过堆叠的半导体芯片的热压缩来预接合每个堆叠的半导体芯片中的第一至第四半导体芯片100A、100B、100C和100D。

[0102] 在完成步骤S75之后，基底衬底300和第一半导体芯片100A以及堆叠的半导体芯片100A、100B、100C和100D可以通过保持未固化的第一和未固化的第二非导电膜160′和150’的粘合性质处于临时接合状态。例如，步骤S75可以在第一未固化的非导电膜160′和第二未固化的非导电膜150′保持未固化的条件下进行。此外，可以在预压缩工艺期间施加适当的温度和/或压力，以防止第一未固化的非导电膜160′和第二未固化的非导电膜150′中的每一个的侧面从半导体芯片100A至100D中的两个相邻的半导体芯片之间突出。在这种情况下，可以防止第一未固化的非导电膜160′和第二未固化的非导电膜150′溢出到相邻的半导体芯片的侧面上，从而允许图11的非导电膜150和160获得图7的步骤S77中的凹入侧面。

[0103] 如图11所示，图10中获得的堆叠半导体芯片可以设置在流体静力室500中，以通过在步骤S77中使用加压流体来固化第一未固化的非导电膜160’和第二未固化的非导电膜150′。

[0104] 在该工艺中使用的流体静力室500可以包括密封的内部空间，其具有用于加压流体的入口510和出口520。例如，堆叠的半导体芯片可以设置在内部空间内并加热到第一未固化的非导电膜160′和第二未固化的非导电膜150′的固化温度，并且可以将加压的流体注入其中以向堆叠的半导体芯片中的每一个施加流体静压力。

[0105] 在S77的流体静力接合工艺中，可以将预定的热量和压力施加到设置在基底衬底300与第一至第四半导体芯片100A、100B、100C和100D之间的第一未固化的非导电膜160′和第二未固化的非导电膜150′和连接凸块170A、170B、170C和170D。第一未固化的非导电膜
160′和第二未固化的非导电膜150′可以固化，从而增强与基底衬底相邻的半导体芯片之间的接合。连接凸块170A、170B、170C和170D可以包括金属间化合物，以降低与位于其下方的上连接焊盘144之间的接触电阻。

[0106] 由于加压流体的流体静压力也被施加到第一非导电膜160和第二非导电膜150的侧面，所以第一非导电膜160和第二非导电膜150可以在固化工艺之前或期间从相邻半导体芯片的侧面凹进。为了便于这种凹进工艺，这种流体静力接合工艺可以在比典型的流体静力接合工艺更高的温度和/或压力下进行。在一些示例实施例中，步骤S77的流体静力接合工艺可以在200℃或更高且10atm或更高下进行。例如，流体静力接合工艺可以在约250℃和约15atm下进行。在一个示例性实施例中，步骤S75的预接合工艺可以在低于步骤S77的流体静力接合工艺的温度的温度下、在低于步骤S77的流体静力接合工艺的压力的压力下执行。例如，预接合工艺可以在低于未固化的非导电膜160”和150”的固化温度的温度下执行，并且流体静力接合工艺可以在高于固化温度的温度下执行。

[0107] 通过该凹进工艺，可以消除第一非导电膜160和第二非导电膜150的内部空隙，并且第一非导电膜160和第二非导电膜150可以更牢固地接合到连接凸块170A、170B、170C和170D。因此，该凹进工艺可以防止由于第一未固化的非导电膜160′和第二未固化的非导电膜150′的溢出而产生缺陷，并且可以通过增加第一非导电膜160和第二非导电膜150的填充率来实现牢固的接合。

[0108] 如图12所示，模制构件180可以形成为包封基底衬底300上设置的第一至第四半导体芯片100A、100B、100C和100D。

[0109] 模制构件180可以形成为围绕半导体芯片100A、100B、100C和100D的侧面，并且在本示例实施例中，可以形成为覆盖半导体芯片100D的上表面。此外，模制构件180可以形成为围绕第一非导电膜160和第二非导电膜150的侧面。接下来，外部连接端子340可以形成在基底衬底300的下表面焊盘320上。外部连接端子340可以将半导体封装电连接到外部设备。例如，外部连接端子340可以是各种形状的焊球或凸块。

[0110] 随后，可以进行切割工艺(可以去除虚线所示的部分)以将半导体芯片100A、100B、100C和100D分离成图5所示的半导体封装200B。模制构件180的侧面可以具有与基底衬底
300的侧面基本平坦的共面表面。在本示例实施例中，由于第一非导电膜160和第二非导电膜150具有凹面CS1和CS2，因此可以增加模制构件180与第一非导电膜160和第二非导电膜
150之间的接合面，从而它们之间的接合强度增加。因此可以增加半导体封装的可靠性。

[0111] 虽然已经结合图9-12描述了制造半导体封装200B的方法，但是对于本领域技术人员来说显而易见的是，可以进行修改和变化，例如，在不脱离本发明构思的范围的情况下，可以制造结构与半导体封装200B的结构不同的半导体封装200和200A。例如，如上所述，图1和图4中所示的半导体封装200和200A可以通过使用单独的载体衬底代替基底衬底300以类似于配置半导体芯片堆叠的方式制造。

[0112] 图13是示出了根据示例实施例的半导体封装的配置的框图。

[0113] 如图13所示，半导体器件1000可以包括微处理器单元(MPU)1010、存储器1020、接口1030、图形处理单元(GPU)1040、功能块1050以及将MPU 1010、存储器1020、接口1030、GPU 1040和功能块1050连接的总线1060。半导体器件1000可以包括微处理器单元1010和图形处理单元1040两者，或者可以仅包括这两者中的一个。

[0114] 微处理器单元1010可以包括核心和L2高速缓存。例如，微处理器单元1010可以包括多核心。多核心中的各个核心可以具有彼此相同或不同的性能特性。可以同时激活多核心中的各个核心，或者可以在彼此不同的时间点激活多核心中的各个核心。

[0115] 存储器1020可以在微处理器单元1010的控制下存储由功能块1050处理的结果等。接口1030可以向外部设备发送数据或信号或从外部设备接收数据或信号。图形处理单元
1040可以处理图形功能。例如，图形处理单元1040可以执行视频编解码器或可以处理3D图形。功能块可以执行各种功能。例如，当半导体封装100是在移动设备中使用的应用处理器(AP)时，功能块1050的部分可以执行通信功能。特别地，半导体器件1000可以包括如图1、图
4和图5中所述的半导体封装200、200A和200B。

[0116] 如上所述，根据本发明构思的示例实施例，通过经由流体静力接合工艺控制从半导体芯片之间(或在基底衬底和半导体芯片之间)流出的非导电膜(NFC)的问题，可以减小基底衬底上的封装之间的空间，同时可以提高生产率。此外，可以通过提高非导电膜的侧面和外部模制构件之间的接合强度来增加封装的可靠性。

[0117] 虽然以上已经示出并描述了示例实施例，但是本领域技术人员将清楚的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和改变。

标题	发布/更新时间	阅读量
电子设备和通信方法	2020-05-08	257
无线通信系统中的装置和方法、计算机可读存储介质	2020-05-08	934
工艺不变电阻器和电容器对	2020-05-08	233
用于确定断连的电池的充电状态的系统和方法	2020-05-11	933
光传感器、基于飞行时间的测距系统和电子装置	2020-05-11	348
无线电传输器中的多相数字信号预失真	2020-05-08	722
光电设备	2020-05-08	650
安装结构体的制造方法及其中使用的层叠片材	2020-05-08	829
具有透镜组件的照明系统	2020-05-08	628
用于混合接合的化学机械抛光	2020-05-08	650

半导体封装及其制造方法

半导体封装及其制造方法

技术领域

背景技术

具体实施方式

该功能需要专业版企业版VIP权限，您可以：