有多种纠错功能的存储器器件和存储器系统及其操作方法
阅读：937发布：2023-01-27
专利汇可以提供有多种纠错功能的存储器器件和存储器系统及其操作方法专利检索，专利查询，专利分析的服务。并且提供了有多种纠错功能的 存储器 器件和存储器系统及其操作方法。所述存储器系统包括：存储器单元阵列，包括第一存储器区域和第二存储器区域；输入/输出 电路 ，包括输入/输出线，其用于向第一存储器区域和第二存储器区域发送或从第一存储器区域和第二存储器区域接收数据位和奇偶校验位；和纠错电路，包括多个子纠错电路，该多个子纠错电路包括第一子纠错电路和第二子纠错电路，其中第一子纠错电路用于对通过输入/输出线接收的第一存储器区域的第一数据位执行第一纠错操作，第二子纠错电路用于对通过输入/输出线接收的第二存储器区域的第二数据位执行第二纠错操作。第一存储器区域具有比第二存储器区域更高的误码率。，下面是有多种纠错功能的存储器器件和存储器系统及其操作方法专利的具体信息内容。
1.一种存储器系统，包括：
存储器单元阵列，包括多个存储器区域，所述多个存储器区域包括第一存储器区域和第二存储器区域；
输入/输出电路，包括输入/输出线，用于向所述多个存储器区域发送或从所述多个存储器区域接收数据位和奇偶校验位；和
纠错电路，包括多个子纠错电路，所述多个子纠错电路包括第一子纠错电路和第二子纠错电路，其中所述第一子纠错电路用于对通过所述输入/输出线接收的所述第一存储器区域的第一数据位执行第一纠错操作，所述第二子纠错电路用于对通过所述输入/输出线接收的所述第二存储器区域的第二数据位执行第二纠错操作，其中
所述第一存储器区域具有比所述第二存储器区域更高的误码率。
2.根据权利要求1所述的存储器系统，还包括：
切换电路，连接到所述输入/输出电路以及所述第一子纠错电路和所述第二子纠错电路；和
控制逻辑，用于控制所述切换电路将所述第一存储器区域电连接到所述第一子纠错电路，并且控制所述切换电路选择性地将所述第二存储器区域连接到所述第二子纠错电路。
3.根据权利要求2所述的存储器系统，其中：
所述第一存储器区域和所述第二存储器区域包括子存储器区域，并且
所述控制逻辑控制所述切换电路将第一输入/输出线连接到所述第一子纠错电路，所述第一输入/输出线与包括在所述第一存储器区域中的子存储器区域相对应，并且控制所述切换电路将第二输入/输出线连接到所述第二子纠错电路，所述第二输入/输出线与包括在所述第二存储器区域中的子存储器区域相对应。
4.根据权利要求3所述的存储器系统，其中，在所述第一纠错操作期间，所述第一子纠错电路将数据位写入包括在所述第一存储器区域中的一些子存储器区域中，并且将奇偶校验位写入包括在所述第一存储器区域中的其它子存储器区域中。
5.根据权利要求4所述的存储器系统，其中，在所述第一纠错操作期间由所述第一子纠错电路在其中写入奇偶校验位的子存储器区域的数量与在其中写入数据位的子存储器区域的数量的比率高于在所述第二纠错操作期间由所述第二子纠错电路在其中写入奇偶校验位的子存储器区域的数量与在其中写入数据位的子存储器区域的数量的比率。
6.根据权利要求1所述的存储器系统，其中：
所述第一子纠错电路对包括在所述第一存储器区域中的一些存储器单元执行所述第一纠错操作，并且
所述第二子纠错电路对包括在所述第一存储器区域中的其他存储器单元和包括在第二存储器区域中的所有存储器单元执行所述第二纠错操作。
7.根据权利要求1所述的存储器系统，其中，所述第一存储器区域包括当对所述存储器系统执行高温工艺时具有高于所述存储器单元阵列中的存储器单元的操作温度的温度的存储器区域。
8.根据权利要求7所述的存储器系统，其中，所述高温工艺包括回流焊接工艺。
9.根据权利要求1所述的存储器系统，其中：
使用具有第一位数的第一奇偶校验位来执行所述第一纠错操作，并且
使用具有第二位数的第二奇偶校验位来执行所述第二纠错操作。
10.根据权利要求1所述的存储器系统，其中：
所述输入/输出电路还包括多个读出放大器，并且
包括在所述多个存储器区域中的子存储器区域连接到从所述多个读出放大器延伸的所述输入/输出线。
11.一种包括存储器器件的存储器系统的操作方法，所述方法包括：
通过使用第一子纠错电路，对通过与第一存储器区域相对应的输入/输出线要存储在所述第一存储器区域中或者要从所述第一存储器区域读取的第一数据执行第一纠错操作；
和
通过使用第二子纠错电路，对通过与第二存储器区域相对应的输入/输出线要存储在所述第二存储器区域中或者要从所述第二存储器区域读取的第二数据执行第二纠错操作，其中，所述第一存储器区域包括当对所述存储器器件执行高温工艺时具有高于存储器单元的操作温度的温度的存储器区域。
12.根据权利要求11所述的操作方法，还包括基于由所述存储器器件接收的命令/地址信号，生成切换信号以执行第一纠错操作和第二纠错操作中的一个。
13.根据权利要求11所述的操作方法，其中，所述第一纠错操作包括以下操作：接收写入数据、生成所述写入数据的第一数据位和第一奇偶校验位、将所述第一数据位写入包括在所述第一存储器区域中的一些子存储器区域中、以及将所述第一奇偶校验位写入包括在所述第一存储器区域中的其它子存储器区域中。
14.根据权利要求13所述的操作方法，其中，所述第二纠错操作包括以下操作：接收写入数据、生成所述写入数据的第二数据位和第二奇偶校验位、将所述第二数据位写入包括在所述第一存储器区域和所述第二存储器区域中的一些子存储器区域中、以及将所述第二奇偶校验位写入包括在所述第一存储器区域和所述第二存储器区域中的其他子存储器区域中。
15.根据权利要求14所述的操作方法，其中，其中写入所述第一奇偶校验位的子存储器区域的数量与其中写入所述第一数据位的子存储器区域的数量的比率高于其中写入所述第二奇偶校验位的子存储器区域的数量与其中写入所述第二数据位的子存储器区域的数量的比率。
16.根据权利要求11所述的操作方法，其中：
使用具有第一位数的第一奇偶校验位来执行所述第一纠错操作，并且
使用具有第二位数的第二奇偶校验位来执行所述第二纠错操作。
17.根据权利要求11所述的操作方法，还包括：
将所述第一存储器区域电连接到所述第一子纠错电路；并且
将所述第二存储器区域电连接到所述第二子纠错电路，
其中，所述第一存储器区域和所述第二存储器区域分别向所述第一子纠错电路和所述第二子纠错电路发送或从所述第一子纠错电路和所述第二子纠错电路接收数据位或奇偶校验位。
18.根据权利要求12所述的操作方法，其中，根据所述切换信号，所述第一子纠错电路和所述第二子纠错电路分别电连接到所述第一存储器区域和所述第二存储器区域。
19.一种存储器器件，包括：
存储器单元阵列，包括多个存储器区域，所述多个存储器区域包括第一存储器区域和第二存储器区域；
输入/输出电路，包括输入/输出线，用于向所述多个存储器区域发送或从所述多个存储器区域接收数据位和奇偶校验位；
纠错电路，包括多个子纠错电路，所述多个子纠错电路包括第一子纠错电路和第二子纠错电路，其中所述第一子纠错电路用于对通过所述输入/输出线接收的所述第一存储器区域的第一数据位执行第一纠错操作，所述第二子纠错电路用于对通过所述输入/输出线接收的所述第二存储器区域的第二数据位执行第二纠错操作；
切换电路，连接到所述输入/输出电路和所述纠错电路；和
控制逻辑，用于控制所述切换电路将所述第一存储器区域电连接到所述第一子纠错电路，并控制所述切换电路选择性地将所述第二存储器区域连接到所述第二子纠错电路。
20.根据权利要求19所述的存储器器件，其中，所述第一存储器区域具有比所述第二存储器区域更高的误码率。
有多种纠错功能的存储器器件和存储器系统及其操作方法
[0001] 相关申请的交叉引用
技术领域
[0003] 示例实施例涉及存储器器件，更具体地，涉及能够执行离散纠错功能或多种纠错功能的存储器器件及其操作方法。
背景技术
[0004] 对具有高电容和低功耗的存储器器件的需求已迅速增加。为了满足这些需求，已经对非易失性的并且不需要存储器刷新的下一代存储器器件进行了研究。这种下一代存储器器件已经需要具有以下特性：例如，动态随机存取存储器(dynamic random-access memory，DRAM)的高完整性、快闪存储器的非易失性、静态RAM(random access memory，随机存取存储器)(static RAM，SRAM)的高速度等。例如，下一代存储器器件可以包括磁RAM(magnetic RAM，MRAM)、相变RAM(phase-change RAM，PRAM)、纳米浮栅存储器(nano-floating gate memory，NFGM)、聚合物RAM(polymer RAM，PoRAM)、铁电RAM(ferroelectric RAM，FeRAM)和电阻RAM(resistive RAM，RRAM)，它们满足上述要求。
[0005] 此外，用于制造存储器器件的工艺规模(process scale)已经显著减小，以增加存储器器件的完整性和密度。随着工艺规模减小，存储器器件中数据的误码率已迅速增加，因此已经需要用于解决高误码率的纠错码(error correction code，ECC)。发明内容
[0006] 实施例针对一种存储器系统，包括：存储器单元阵列，包括多个存储器区域，该多个存储器区域包括第一存储器区域和第二存储器区域；输入/输出电路，包括输入/输出线，用于向多个存储器区域发送或从多个存储器区域接收数据位和奇偶校验位；以及纠错电路，包括多个子纠错电路，该多个子纠错电路包括用于对通过输入/输出线接收的第一存储器区域的第一数据位执行第一纠错操作的第一子纠错电路和用于对通过输入/输出线接收的第二存储器区域的第二数据位执行第二纠错操作的第二子纠错电路，其中第一存储器区域具有比第二存储器区域更高的误码率。
[0007] 实施例针对一种包括存储器器件的存储器系统的操作方法，该方法包括：通过使用第一子纠错电路，对通过与第一存储器区域相对应的输入/输出线要存储在第一存储器区域中的或者要从第一存储器区域读取的第一数据执行第一纠错操作；以及通过使用第二子纠错电路，对通过与第二存储器区域相对应的输入/输出线要存储在第二存储器区域中的或者要从第二存储器区域读取的第二数据执行第二纠错操作，其中，第一存储器区域包括当对存储器器件执行高温工艺时具有高于存储器单元的操作温度的温度的存储器区域。
[0008] 实施例针对一种存储器器件，包括：存储器单元阵列，包括多个存储器区域，该多个存储器区域包括第一存储器区域和第二存储器区域；输入/输出电路，包括输入/输出线，用于向多个存储器区域发送或从多个存储器区域接收数据位和奇偶校验位；纠错电路，包括多个子纠错电路，该多个子纠错电路包括用于对通过输入/输出线接收的第一存储器区域的第一数据位执行第一纠错操作的第一子纠错电路，以及用于对通过输入/输出线接收的第二存储器区域的第二数据位执行第二纠错操作的第二子纠错电路；切换电路，连接到输入/输出电路和纠错电路；以及控制逻辑，用于控制切换电路以将第一存储器区域电连接到第一子纠错电路，并控制切换电路以选择性地将第二存储器区域连接到第二子纠错电路。附图说明
[0009] 通过参考附图详细描述示例性实施例，对于本领域技术人员来说，特征将变得显而易见，其中：
[0010] 图1示出了根据示例实施例的存储器系统；
[0011] 图2示出了根据示例实施例的存储器系统；
[0012] 图3示出了根据示例实施例的存储器器件；
[0013] 图4示出了根据示例实施例的存储器器件；
[0014] 图5A示出了根据示例实施例的存储器器件；
[0015] 图5B示出了根据示例实施例的子存储器区域；
[0016] 图6A示出了根据示例实施例的存储器器件的第一纠错操作；
[0017] 图6B示出了根据示例实施例的存储器器件的第二纠错操作；
[0018] 图6C示出了根据示例实施例的作为存储器器件的切换电路的多路复用器(multiplexer)；
[0019] 图7A示出了根据示例实施例的存储器器件的第一纠错操作；
[0020] 图7B示出了根据示例实施例的存储器器件的第二纠错操作；
[0021] 图7C示出了根据示例实施例的作为存储器器件的切换电路的多路复用器；
[0022] 图7D示出了根据示例实施例的存储器器件的第一子存储器区域和第二子存储器区域；
[0023] 图8示出了根据示例实施例的存储器系统；
[0024] 图9示出了图8的存储器系统；和
[0025] 图10示出了根据示例实施例的操作存储器系统的方法的流程图。
具体实施方式
[0026] 现在将参考附图在下文中更全面地描述示例实施例；然而，它们可以以不同的形式体现，并且不应该被解释为限于本文阐述的实施例。相反，提供这些实施例以使得本公开将是彻底和完整的，并且将向本领域技术人员全面传达示例性实施方式。
[0027] 图1示出了根据示例实施例的存储器系统1。参考图1，存储器系统1可以包括存储器单元阵列100、输入/输出电路200和纠错电路400。存储器单元阵列100可以包括第一存储器区域110和第二存储器区域120。纠错电路400可以包括第一子纠错电路410和第二子纠错电路420。例如，存储器区域的数量和子纠错电路的数量可以改变。
[0028] 根据示例实施例，第一存储器区域110可以对应于具有比第二存储器区域120更高误码率的存储器区域。由于高温工艺的影响，在第一存储器区域110中可能发生位错误。例如，第一存储器区域110中的位错误可能是由高温工艺引起的。详细地，当在高温下执行用于将存储器器件附接到印刷电路板(printed circuit board，PCB)等的封装工艺时，在存储器单元阵列100的至少部分区域(例如，第一存储器区域110)中可能发生位错误。为了避免或纠正在第一存储器区域110中的位错误，存储器系统1可以使用第一子纠错电路410，对要写入第一存储器区域110的数据或者要从第一存储器区域110读取的数据执行第一纠错操作。
[0029] 第二存储器区域120可以对应于具有比第一存储器区域110更低误码率的存储器区域。第二存储器区域120可以不受高温工艺影响，因此其中可能不会经常发生位错误。例如，第二存储器区域120相比第一存储器区域110受高温工艺的影响更小。例如，第二存储器区域120中的位错误可能相比第一存储器区域110发生更少。为了避免或纠正第二存储器区域120的位错误，存储器系统1可以使用第二子纠错电路420对要写入第二存储器区域120的数据或者要从第二存储器区域120读取的数据执行第二纠错操作。
[0030] 由第一子纠错电路410执行的第一纠错操作可以检测和纠正相比由第二子纠错电路420执行的第二纠错操作更大数量的位错误。例如，当第二纠错操作纠正2个位错误并检测3个位错误时，第一纠错操作可以纠正3个位错误并检测4个位错误。
[0031] 在存储器系统1中，第一子纠错电路410可以对要写入第一存储器区域110或要从第一存储器区域110读取的数据执行第一纠错操作。第二子纠错电路420可以对要写入第二存储器区域120或要从第二存储器区域120读取的数据执行第二纠错操作。例如，考虑到性能或效率，可以通过执行第一纠错操作而不是第二纠错操作来检测或纠正受高温工艺影响的第一存储器区域110中的位错误。由于需要较高的奇偶校验位与数据位比率的第一纠错操作仅对受高温工艺影响很大的第一存储器区域110执行，因此可以减少存储器开销(memory overhead)，并且可以提高存储器系统1的效率。例如，当奇偶校验位与数据位的比率增加时，存储器器系统1的效率可能会降低，因为增加的奇偶校验位需要额外的存储器容量。
[0032] 图2示出了根据示例实施例的存储器系统1。参考图2，存储器系统1可以包括存储器器件10和存储器控制器20。存储器器件10可以包括存储器单元阵列100、切换电路300和纠错电路400。
[0033] 存储器控制器20可以响应于从主机HOST接收到的读取请求，控制存储器器件10以从存储器器件10读取数据，并且响应于从主机HOST接收到的写入请求，控制存储器器件10以将数据写入存储器器件10。例如，存储器控制器20可以根据到存储器器件10的命令/地址信号CA和控制信号CTRL来控制存储器器件10的写入、读取和擦除操作。要写入的数据DTA或者要读取的数据DTA可以在存储器控制器20和存储器器件10之间发送。数据DTA可以包括从存储器器件10发送到存储器控制器20的读取数据和从存储器控制器20发送到存储器器件10的写入数据。
[0034] 存储器单元阵列100可以包括多个存储器单元。多个存储器单元可以以具有行和列的矩阵结构来排列。存储器单元阵列100可以包括连接到多个存储器单元的多条字线和多条位线。多条字线可以在多个存储器单元的行方向上延伸，并且连接到相应的存储器单元。多条位线可以在多个存储器单元的列方向上延伸，并且连接到相应的存储器单元。存储器单元阵列100的多个存储器单元可以包括：例如，动态随机存取存储器(DRAM)单元、静态RAM(SRAM)单元、快闪存储器单元、相变RAM(PRAM)单元、电阻RAM(ReRAM)单元、磁RAM(MRAM)单元或者另一类型的存储器单元。DRAM单元可以包括同步DRAM(synchronous DRAM，SDRAM)单元等。
[0035] 存储器器件10可以包括与存储器单元阵列100相关联的典型/通用电路，例如行解码器、列解码器、读出放大器等。行解码器可以选择连接到存储器单元阵列100的多条字线之一。行解码器可以解码包括在命令/地址信号CA中的行地址、选择与行地址相对应的字线并激活所选择的字线。
[0036] 根据示例实施例的存储器器件10可以将存储器单元阵列100分割成多个区域，并且使用纠错电路400中的多个纠错电路，对多个区域中的数据位执行不同的纠错功能。例如，基于切换电路300的切换操作，存储器控制器20可以控制存储器器件10将存储器单元阵列100的部分区域连接到用于执行第一纠错功能的第一子纠错电路，并将存储器单元阵列100的其他部分区域连接到用于执行第二纠错功能的第二子纠错电路。
[0037] 根据示例实施例，当生产或制造存储器器件10时，由于在不同温度下执行的工艺，在存储器单元阵列100的多个区域中可能发生位错误。例如，当存储器件10的存储器单元是MRAM单元时，存储器单元的温度应该保持在存储器单元的操作温度以下，以避免存储器单元中的数据位的错误。例如，存储器单元的操作温度可以是大约-40℃到大约150℃。然而，当对存储器单元执行高温工艺以生产存储器器件10时，存储器单元的部分区域的温度可能超过操作温度。例如，当对存储器单元执行回流焊接工艺时，存储器单元的温度可能超过操作温度。在随后的描述中，存储器单元阵列100的第一区域可以对应于当存储器单元阵列的区域的温度由于高温工艺而超过操作温度时的第一存储器区域。存储器单元阵列100的第二区域可以对应于当存储器单元的区域的温度在高温工艺中保持在低于或处于操作温度时的第二存储器区域。
[0038] 例如，为了减少存储器单元阵列100的第一存储器区域和第二存储器区域两者的数据位的数据位错误，可以增加第一存储器区域和第二存储器区域的数据位的奇偶校验位。随着奇偶校验位的增加，在相同的存储器电容中可能存储更少的数据位。为了增加存储在相同的存储器电容中的数据位，存储器控制器20可以基于命令/地址信号CA和控制信号CTRL，控制存储器器件10对存储器单元阵列100的部分区域执行第一纠错功能，并对存储器单元阵列100的另一部分区域执行第二纠错功能。例如，第一纠错功能的奇偶校验位可以小于第二纠错功能的奇偶校验位。
[0039] 根据示例实施例，存储器器件10可以包括非易失性存储器器件。非易失性存储器器件可以包括：例如，只读存储器(read only memory，ROM)、可编程ROM(programmable ROM，PROM)、电可编程ROM(electrically programmable ROM，EPROM)、电可擦除可编程ROM(electrically erasable and programmable ROM，EEPROM)、快闪存储器、PRAM、MRAM、RRAM、铁电RAM(FRAM)等。
[0040] 根据示例实施例，存储器器件10可以包括，例如，易失性存储器器件。易失性存储器器可以包括：例如DRAM、同步DRAM(SDRAM)、双数据速率(double data rate，DDR)SDRAM、低功率双数据速率(low power double data rate，LPDDR)SDRAM、图形双数据速率(graphics double data rate，GDDR)SDRAM、rambus DRAM(rambus DRAM，RDRAM)、SRAM等。
[0041] 根据示例实施例，存储器系统1可以包括：例如，硬盘驱动器(hard disk drive，HDD)、固态驱动器(solid state drive，SSD)、紧凑型闪存(compact flash，CF)卡、安全数字(secure digital，SD)卡、微型安全数字(micro secure digital，micro-SD)卡、迷你安全数字(mini secure digital，mini-SD)卡、极端数字(extreme digital，xD)卡和记忆棒中的至少一种。
[0042] 图3示出了根据示例实施例的存储器器件10。参考图2和图3，存储器器件10可以包括存储器单元阵列100、切换电路300和纠错电路400，并且还可以包括输入/输出电路200和控制逻辑500。控制逻辑500可以包括，例如，切换控制逻辑510。根据另一示例实施例，切换控制逻辑510可以被设置在控制逻辑500之外。
[0043] 存储器单元阵列100可以包括连接到字线和位线的多个存储器单元。存储器单元阵列100可以通过全局字线连接到行解码器700，并且通过全局位线连接到输入/输出电路200。全局字线可以连接到存储器单元阵列100中的多条字线。全局位线可以连接到存储器单元阵列100中的多条位线。存储器单元中的每一个可以存储一个或多个数据位。例如，每个存储器单元可以包括，例如，多级单元(multi-level cell，MLC)、三级单元(triple-level cell，TLC)和四级单元(quad-level cell，QLC)。
[0044] 基于从存储器控制器20接收到的命令/地址信号CA和控制信号CTRL，控制逻辑500可以输出各种内部控制信号，以用于将数据写入存储器单元阵列100中或者以用于从存储器单元阵列100读取数据。例如，存储器器件10可以包括电压发生器。控制逻辑500可以控制电压发生器以生成写入电压、读取电压和擦除电压。基于命令/地址信号CA和控制信号CTRL，控制逻辑500可以通过控制行解码器700来选择多条字线中的一条，通过控制列解码器800来选择多条位线中的一条并且激活输入/输出电路200中的多个读出放大器当中与所选择的位线相对应的读出放大器。
[0045] 输入/输出电路200可以通过切换电路300连接到纠错电路400。控制逻辑500可以通过控制切换电路300来选择性地控制输入/输出电路200和纠错电路400之间的连接。根据示例实施例，切换电路300可以通过k条输入/输出线连接到输入/输出电路200，用于向输入/输出电路200发送数据位或奇偶校验位，以及用于从输入/输出电路200接收数据位或奇偶校验位，并且切换电路300可以通过n条输入/输出线连接到纠错电路400，用于向纠错电路400发送数据位或奇偶校验位，以及用于从纠错电路400接收数据位或奇偶校验位。本文中，k可以等于包括在输入/输出电路200中的读出放大器的数量和输入/输出线的数量，n可以等于包括在纠错电路400中的子纠错电路的数量。
[0046] 根据示例实施例，切换控制逻辑510可以基于命令/地址信号CA和控制信号CTRL生成切换信号SS。切换信号SS可以控制切换电路300以选择性地控制输入/输出电路200和纠错电路400之间的连接。根据所选择的输入/输出电路200和纠错电路400之间的连接，纠错电路400中的多个子纠错电路ECC1至ECCn中的一个可以对要写入存储器单元阵列100中的一些存储器单元的数据或者要从存储器单元阵列100中的一些存储器单元读取的数据执行纠错操作。
[0047] 纠错电路400可以包括用于执行纠错操作的多个子纠错电路ECC1至ECCn。根据示例实施例，子纠错电路ECC1至ECCn可以纠正不同数量的位错误或者检测不同数量的位错误。为了纠正或者检测不同数量的位错误，子纠错电路ECC1至ECCn可以生成不同数量的奇偶校验位。例如，为了纠正或检测更大数量的位错误，可以增加由子纠错电路生成的奇偶校验位的数量与由子纠错电路纠正或检测的数据位的数量的比率。例如，为了纠正或检测更大数量的位错误，可能需要更大数量的奇偶校验位来解决更大数量的位错误。
[0048] 根据示例实施例，子纠错电路ECC1至ECCn中的一个(例如，第一子纠错电路ECC1/410)可以生成通过缓冲器600从存储器控制器20接收的写入数据WD的奇偶校验位PBs。根据切换电路300的切换操作，纠错电路400可以将写入数据WD和生成的奇偶校验位PBs发送到存储器单元阵列100中的多个存储器单元中的一些存储器单元(例如，第一存储器区域)。根据示例实施例，子纠错电路ECC1至ECCn中的一个(例如，第一子纠错电路ECC1/410)可以从存储器单元阵列100中的多个存储器单元中的一些存储器单元(例如，第一存储器区域)接收数据位DBs和奇偶校验位PBs，并参考数据位DBs和奇偶校验位PBs执行纠错操作。在执行纠错操作之后，纠错电路400可以通过缓冲器600将读取数据RD发送到存储器控制器20。
[0049] 图4示出了根据示例实施例的存储器器件10。参考图4，存储器单元阵列100可以包括第一存储器区域110和第二存储器区域120。输入/输出电路200可以包括第一子输入/输出电路210和第二子输入/输出电路220。第一子输入/输出电路210可以通过x条输入/输出线连接到切换电路300，向切换电路300发送x位数据并且从切换电路300接收x位数据。第二子输入/输出电路220可以通过y条输入/输出线连接到切换电路300，向切换电路300发送y位数据并且从切换电路300接收y位数据。例如，用于连接图3中的输入/输出电路200和切换电路300的k条输入/输出线可以是图4中的x条输入/输出线和y条输入/输出线的总和(即，k＝x+y)。
[0050] 根据示例实施例，在读取操作期间，第一存储器区域110中的存储器单元的数据可以由第一子输入/输出电路210中的x个读出放大器放大，并通过x条输入/输出线输入到切换电路300。例如，在读取操作期间，包括在第二存储器区域120中的存储器单元的数据可以由第二子输入/输出电路220中的y个读出放大器放大，并通过y条输入/输出线输入到切换电路300。换句话说，x和y个读出放大器可以分别放大从第一存储器区域110和第二存储器区域120中的存储器单元输出的数据，并且分别通过x条和y条输入/输出线将放大后的数据提供给切换电路300。
[0051] 根据示例实施例，在写入操作期间，来自切换电路300的数据可以通过第一子输入/输出电路210写入第一存储器区域110中的存储器单元。例如，来自切换电路300的数据可以通过第二子输入/输出电路220写入第二存储器区域120中的存储器单元。
[0052] 子纠错电路ECC1至ECCn可能需要不同数量的输入/输出线来执行不同的纠错操作。例如，第一子纠错电路ECC1/410可能需要x条输入/输出线，以及第二子纠错电路ECC2/420可能需要y条输入/输出线，因为第一子纠错电路和第二子纠错电路的纠错操作可以基于从不同的输入/输出线接收或要发送到不同的输入/输出线的数据位DBs或奇偶校验位PBs来执行。
[0053] 根据示例实施例，x条输入/输出线的数量可以大于y条输入/输出线的数量。例如，写入第一存储器区域110中的存储器单元的或从第一存储器区域110中的存储器单元读取的第一数据可以包括第一数据位和第一奇偶校验位。第一数据位的错误可以基于第一奇偶校验位来检测或纠正。例如，写入第二存储器区域120中的存储器单元的或从第二存储器区域120中的存储器单元读取的第二数据可以包括第二数据位和第二奇偶校验位。第二数据位的错误可以基于第二奇偶校验位来检测或纠正。例如，第一数据的第一奇偶校验位可以具有与第二数据的第二奇偶校验位不同的位数。例如，第一数据的第一奇偶校验位可以具有比第二数据的第二奇偶校验位更大的位数。例如，第一数据的第一奇偶校验位可以具有3位，第二数据的第二奇偶校验位可以具有2位。
[0054] 例如，第一子纠错电路410可能需要50条输入/输出线来执行第一纠错操作。第一子纠错电路410可以通过50条输入/输出线当中的32条输入/输出线来发送或接收数据位DBs。32条输入/输出线可以发送或接收数据位DB。此外，第一子纠错电路410可以通过50条输入/输出线当中的18条输入/输出线来发送或接收奇偶校验位PBs。18条输入/输出线可以发送或接收奇偶校验位PBs。由于第一子纠错电路410可以包括用于发送或接收数据位DBs的32条输入/输出线和用于发送或接收奇偶校验位PBs的18条输入/输出线，为了执行第一纠错操作，在第一纠错操作中用于发送或接收奇偶校验位PBs的输入/输出线与用于发送或接收数据位DBs的输入/输出线的比率可以是18/32。
[0055] 例如，第二子纠错电路420可能需要78条输入/输出线来执行第二纠错操作。第二子纠错电路420可以通过78条输入/输出线当中的64条输入/输出线来发送或接收数据位DBs，并且通过78条输入/输出线当中的14条输入/输出线来发送或接收奇偶校验位PBs。在第二纠错操作中，用于发送或接收奇偶校验位PBs的输入/输出线与用于发送或接收数据位DBs的输入/输出线的比率可以是14/64。在第一纠错操作和第二纠错操作之间进行比较，相比第二纠错操作，第一纠错操作可能需要更高的用于发送或接收奇偶校验位PBs的输入/输出线与用于发送或接收数据位DBs的输入/输出线的比率，以检测和纠正更大数量的位错误。
[0056] 图5A示出了根据示例实施例的存储器器件10。图5B示出了根据示例实施例的子存储器区域101。
[0057] 参考图5A，存储器单元阵列100可以包括第一存储器区域110和第二存储器区域120，并且可以包括多个子存储器区域101。多个子存储器区域101可以包括存储器单元阵列
100的存储器单元。例如，存储器单元阵列100的存储器单元可以排列成具有行和列的矩阵结构。每个子存储器区域101可以包括至少一列或至少一行中的存储器单元。
100的存储器单元。例如，存储器单元阵列100的存储器单元可以排列成具有行和列的矩阵结构。每个子存储器区域101可以包括至少一列或至少一行中的存储器单元。
[0058] 参考图5B，每个子存储器区域101可以包括连接到“b”条位线BL和“c”条字线WL的存储器单元MC，其中“b”条位线BL包括第一位线BL1至第b位线BLb，“c”条字线包括第一字线WL1至第c字线WLc。换句话说，“b”条位线BL的数量可以是“b”，并且“c”条位线WL的数量可以是“c”。本文中，“b”和“c”可以是大于零的自然数。存储器单元MC可以基于位线BL和字线WL彼此交叉的点来排列。换句话说，存储器单元MC可以邻近位线BL和字线WL相交的点。
[0059] 参考图5B，子存储器区域101可以包括连接到多条位线BL的存储器单元MC。每个子存储器区域101可以包括连接到与“b”条位线BL的一部分相对应的“a”条位线BL的多个存储器单元MC。“a”条位线BL的数量可以是“a”。本文中，“a”是大于0的自然数。例如，子存储器区域101可以包括连接到64条位线BL的存储器单元MC。64条位线BL的数量可以是64。64条位线BL可以彼此相邻。例如，当读取电压施加到第一字线WL1时，存储在连接到64条位线BL的存储器单元MC中的数据可以通过64条位线BL输出到输入/输出电路200。来自存储器单元MC的输出数据可以在输入/输出电路200中放大。
[0060] 根据示例实施例，由于高温工艺，在一些子存储器区域101的存储器单元MC中可能发生位错误。例如，来自存储器单元MC的输出数据可能具有由高温工艺引起的位错误。高温工艺可以是焊接工艺或在高温下执行的任何工艺。纠错电路400可以执行纠错操作以检测和纠正来自存储器单元MC的输出数据的位错误。由于在受高温工艺影响的一些子存储器区域101中发生位错误的可能性高，所以纠错电路400可以执行用于检测和纠正更大数量的位错误的纠错操作。
[0061] 再次参考图5A，子存储器区域101可以通过输入/输出电路200连接到切换电路300。输入/输出电路200可以包括多个读出放大器SA，并且每个读出放大器SA可以放大通过全局位线GBL从每个子存储器区域101接收的数据，并且通过相应的输入/输出线IOLN将放大后的数据发送到切换电路300。例如，每个读出放大器SA可以通过相应的输入/输出线IOLN从切换电路300接收数据，并且通过全局位线GBL将数据发送到每个子存储器区域101。
[0062] 例如，当对从存储器控制器20接收的写入数据执行写入操作时，纠错电路400可以生成写入数据的奇偶校验位。写入数据和奇偶校验位可以存储在存储器单元阵列100中。例如，当对存储在存储器单元阵列100中的读取数据执行读取操作时，纠错电路400可以参照从存储器单元阵列100输出的包括数据位DBs和奇偶校验位PBs的读取数据，来执行用于检测和纠正错误的纠错操作。在纠错操作期间，每个子存储器区域101可以接收或输出数据位DB和/或奇偶校验位PB。
[0063] 例如，第一存储器区域110可能受到高温工艺影响，因此具有发生位错误的高可能性。高温工艺可以是焊接工艺或者在高温下执行的任何工艺。例如，高温可能高于存储器单元的操作温度。例如，当第一存储器区域110暴露于高温工艺或受高温工艺影响时，第一子纠错电路ECC1/410可以将用于纠正或检测数据位DBs的错误的奇偶校验位PBs和数据位DBs写入第一存储器区域110的子存储器区域101中。例如，数据位DBs可以被写入第一存储器区域110的一些子存储器区域101，以及奇偶校验位PBs可以被写入第一存储器区域110的其他子存储器区域101。
[0064] 图6A示出了根据示例实施例的执行第一纠错操作的存储器器件10。图6B示出了根据示例实施例的执行第二纠错操作的存储器器件10。图6C示出了根据示例实施例的包括与切换电路300相对应的多路复用器310的存储器器件10。
[0065] 存储器器件10可以通过使用图6A中的第一子纠错电路410，对受高温工艺影响的第一存储器区域110中的第一数据执行第一纠错操作，并且通过使用图6B中的第二子纠错电路420，对不受高温工艺影响的第二存储器区域120中的第二数据执行第二纠错操作。
[0066] 参考图6A，在存储器器件10的第一纠错操作期间，控制逻辑500可以向切换电路300发送切换信号SS。切换信号SS可以控制将第一存储器区域110的子存储器区域101连接到第一子纠错电路410。例如，如下所述执行用于将数据写入第一存储器区域110中的写入操作或者用于从第一存储器区域110读取数据的读取操作。
[0067] 在写入操作期间，控制逻辑500可以控制行解码器700和列解码器800将数据位DBs或奇偶校验位PBs写入第一存储器区域110中的至少一些存储器单元中。当从存储器控制器20接收到写入数据WD时，第一子纠错电路410可以基于写入数据WD生成数据位DBs和奇偶校验位PBs，并将数据位DBs和奇偶校验位PBs写入第一存储器区域110中的子存储器区域101中。
[0068] 根据示例实施例，第一存储器区域110可以包括50个子存储器区域101。第一子纠错电路410可以通过将数据位DBs(例如，32个数据位)发送到32个子存储器区域101来将写入数据WD的数据位DBs写入32个子存储器区域101。此外，第一子纠错电路410可以通过将奇偶校验位PBs发送到18个子存储器区域101来将写入数据WD的奇偶校验位(例如，18个奇偶校验位)写入18个子存储器区域101中。例如，第一存储器区域110的一些子存储器区域101可以存储写入数据WD的数据位DBs，并且第一存储器区域110的其它子存储器区域101可以存储写入数据WD的奇偶校验位PBs。
[0069] 在读取操作期间，存储器器件10可以输出读取数据RD，该读取数据RD可以通过检测和纠正存储在第一存储器区域110中的数据的错误来生成。根据示例实施例，控制逻辑500可以控制行解码器700和列解码器800读取存储在第一存储器区域110的至少一些存储器单元中的数据位DBs或奇偶校验位PBs。第一子纠错电路410可以通过切换电路300从第一存储器区域110接收数据位DBs和奇偶校验位PBs，并且执行用于使用奇偶校验位PBs来检测或纠正数据位DBs的错误的第一纠错操作。
[0070] 参考图6B，在存储器器件10的第二纠错操作期间，控制逻辑500可以向切换电路300发送切换信号SS。切换信号SS可以控制将第一存储器区域110和第二存储器区域120的子存储器区域101连接到第二子纠错电路420。由于第二存储器区域120和第一存储器区域
110两者都连接到第二子纠错电路420，输入/输出线IOLN的数量可以增加，并因此可以执行高速纠错操作。
110两者都连接到第二子纠错电路420，输入/输出线IOLN的数量可以增加，并因此可以执行高速纠错操作。
[0071] 例如，用于将数据写入第一存储器区域110和第二存储器区域120中的写入操作或者用于从第一存储器区域110和第二存储器区域120读取数据的读取操作类似于以上关于图6A所述的操作。
[0072] 参考图6A和图6B，由纠错电路400中的第一子纠错电路410和第二子纠错电路420执行的第一纠错操作和第二纠错操作可以纠正不同数量的位错误或检测不同数量的位错误。例如，第一子纠错电路410可以在第一纠错操作中纠正3个位错误和/或检测4个位错误，并且第二子纠错电路420可以在第二纠错操作中纠正2个位错误和/或检测3个位错误。例如，第一子纠错电路410可以纠正和检测比第二子纠错电路420更大数量的位错误。例如，在单次读取操作或写入操作期间，第一纠错操作中的奇偶校验位PBs的数量与数据位DBs的数量的比率可以高于第二纠错操作中的奇偶校验位PBs的数量与数据位DBs的数量的比率。
[0073] 例如，第一子纠错电路410可以将数据位DBs发送到第一存储器区域110中的32个子存储器区域101，并将奇偶校验位PBs发送到18个子存储器区域101。因此，用于发送奇偶校验位PBs的输入/输出线IOLN的数量与用于发送数据位DBs的输入/输出线IOLN的数量的比率可以是18/32。此外，第二子纠错电路420可以将数据位DBs发送到第一存储器区域110和第二存储器区域120中的64个子存储器区域101，并将奇偶校验位PBs发送到14个子存储器区域101。因此，用于发送奇偶校验位PBs的输入/输出线IOLN的数量与用于发送数据位DBs的输入/输出线IOLN的数量的比率可以是14/64。
[0074] 参考图6C，切换电路300可以实施为多路复用器310。基于从控制逻辑500接收到的切换信号SS，多路复用器310可以类似于以上关于图6A和图6B描述的切换电路300进行操作。例如，多路复用器310可以由切换信号SS控制以将包括在第一存储器区域110和第二存储器区域120中的至少一个中的数据发送到第一子纠错电路410和第二子纠错电路420中的一个。
[0075] 例如，可以使用图6A、图6B和图6C中的、包括第一存储器区域110和第二存储器区域120的两个存储器区域以及包括第一子纠错电路410和第二子纠错电路420的两个子纠错电路来执行纠错操作。存储器区域的数量和子纠错电路的数量可以改变，并且不限于此。
[0076] 图7A示出了根据示例实施例的执行第一纠错操作的存储器器件10a。图7B示出了根据示例实施例的执行第二纠错操作的存储器器件10a。图7C示出了根据示例实施例的包括与切换电路300相对应的多路复用器310的存储器器件10a。图7D示出了根据示例实施例的第一子存储器区域101a和第二子存储器区域101b。
[0077] 参考图7A、图7B和图7C，存储器单元阵列100a可以包括第一存储器区域110和第二存储器区域120。例如，第一存储器区域110可以包括存储器单元阵列100a中的第一区域，其用斜线标记。第一存储器区域110可以包括受高温工艺影响的存储器单元MC。第二存储器区域120可以包括存储器单元阵列100a中的第二区域，其没有用斜线标记。第二存储器区域120可以包括不受高温工艺影响的存储器单元MC。此外，存储器单元阵列100a可以包括子存储器区域101。例如，每个子存储器区域101可以连接到输入/输出电路200中的每个读出放大器。子存储器区域101可以包括第一子存储器区域101a和第二子存储器区域101b。
[0078] 例如，第一子存储器区域101a和第二子存储器区域101b可以通过全局位线GBL向纠错电路400发送数据位DBs或奇偶校验位PBs，或者可以通过全局位线GBL从纠错电路400接收数据位DBs或奇偶校验位PBs。
[0079] 参考图7D，第一子存储器区域101a和第二子存储器区域101b可以包括连接到不同位线BL的存储器单元MC。例如，第一子存储器区域101a可以连接到位线BL1和BL2，第二子存储器区域101b可以连接到位线BLa至BLb。例如，第一子存储器区域101a中的所有存储器单元MC(110a)可能受高温工艺影响，并且是第一存储器区域110的部分。此外，只有第二子存储器区域101b中的第一存储器单元MC(110b)会受到高温工艺影响，以成为第一存储器区域110的部分。第二子存储器区域101b中的第二存储器单元MC(120)可以不受高温工艺影响，并且是第二存储器区域120的部分。例如，第二子存储器区域101b中受高温工艺影响的第一存储器单元MC(110b)可以是每个第二子存储器区域101b的左侧区域中的存储器单元，并且第二子存储器区域101b中不受高温工艺影响的第二存储器单元MC(120)可以是每个第二子存储器区域101b的右侧区域中的存储器单元MC。可替代地，第二子存储器区域101b中受高温工艺影响的第一存储器单元MC(110b)可以是每个第二子存储器区域101b的右侧区域中的存储器单元，并且第二子存储器区域101b中不受高温工艺影响的第二存储器单元MC可以是每个第二子存储器区域101b的左侧区域中的存储器单元MC。
[0080] 存储器器件10a可以通过使用图7A中的第一子纠错电路410，对写入受高温工艺影响的第一存储器区域110的数据或者从受高温工艺影响的第一存储器区域110读取的数据执行第一纠错操作，并且通过使用图7B中的第二子纠错电路420，对写入不受高温工艺影响的第二存储器区域120的数据或从不受高温工艺影响的第二存储器区域120读取的数据执行第二纠错操作。
[0081] 参考图7A，在存储器器件10a的第一纠错操作期间，控制逻辑500可以向切换电路300发送切换信号SS。切换信号SS可以控制将与第一存储器区域110相对应的输入/输出线IOLN连接到第一子纠错电路410。例如，与第一存储器区域110相对应的输入/输出线IOLN可以通过输入/输出电路200，连接到第一子存储器区域101a中的存储器单元MC和第二子存储器区域101b中的受到高温工艺影响的第一存储器单元MC。此外，用于将数据位DBs或奇偶校验位PBs写入第一存储器区域110a和110b中的写入操作或者用于从第一存储器区域110读取数据位DBs或奇偶校验位PBs的读取操作类似于以上关于图6A和图6B所述的操作。
[0082] 参考图7B，在存储器器件10a的第二纠错操作期间，控制逻辑500可以向切换电路300发送切换信号SS。切换信号SS可以控制将与第二存储器区域120相对应的输入/输出线IOLN连接到第二子纠错电路420。与第二存储器区域120相对应的输入/输出线IOLN可以通过输入/输出电路200，连接到第二子存储器区域101b中不受高温工艺影响的第二存储器单元MC。此外，用于将数据写入第二存储器区域120中的写入操作或者用于从第二存储器区域
120读取数据的读取操作类似于以上关于图6A和图6B所述的操作。
120读取数据的读取操作类似于以上关于图6A和图6B所述的操作。
[0083] 参考图7C，切换电路300可以实施为多路复用器310。基于从控制逻辑500接收到的切换信号SS，多路复用器310可以类似于上述图7A和图7B中描述的切换电路300进行操作。
[0084] 图8示出了根据示例实施例的存储器系统1。参考图8，存储器控制器20可以包括纠错电路400。与图2不同，可以使用存储器控制器20中的纠错电路400来检测或纠正存储器单元阵列100中的数据的位错误。
[0085] 图9示出了图8的存储器系统1。参考图9，存储器控制器20可以包括纠错电路400。
[0086] 根据示例实施例，子纠错电路ECC1至ECCn中的一个(例如，第一子纠错电路410)可以生成从主机HOST接收到的写入数据WD的奇偶校验位PBs。存储器控制器20可以向存储器器件10提供命令/地址信号CA，以将写入数据WD和写入数据WD的奇偶校验位PBs写入存储器单元中。例如，当子纠错电路ECC1至ECCn中的一个(例如，第一子纠错电路410)生成写入数据WD的奇偶校验位PBs时，存储器控制器20可以向存储器器件10提供命令/地址信号CA，以将写入数据WD和奇偶校验位PBs写入一些存储器单元(例如，第一存储器区域)中。
[0087] 例如，当第一子纠错电路410生成奇偶校验位PBs时，存储器控制器20可以将数据位DBs和奇偶校验位PBs写入受高温工艺影响的第一存储器区域中。换句话说，存储器控制器20可以确定与生成奇偶校验位PBs的特定子纠错电路相对应的存储器区域，并将数据位DBs和奇偶校验位PBs写入所确定的存储器区域中。
[0088] 另外，子纠错电路ECC1至ECCn中的一个(例如，第一子纠错电路410)可以从存储器单元阵列100中的多个存储器单元中的一些存储器单元(例如，第一存储器区域)接收数据位DBs和奇偶校验位PBs，并参考数据位DBs和奇偶校验位PBs执行纠错操作。在执行纠错操作之后，纠错电路400可以将读取数据RD发送到存储器控制器20。
[0089] 例如，当存储器控制器20从第一存储器区域接收数据位DBs和奇偶校验位PBs时，其中第一存储器区域会受到高温工艺影响，第一子纠错电路410可以执行纠错操作。换句话说，存储器控制器20可以确定与特定存储器区域相对应的子纠错电路，并执行纠错操作。
[0090] 图10是根据示例实施例的操作存储器系统1的方法的流程图。
[0091] 在操作S910中，可以通过使用第一子纠错电路410，通过与第一存储器区域110相对应的输入/输出线IOLN来对第一存储器区域110执行第一纠错操作。例如，第一存储器区域110可以是当对存储器器件10执行高温工艺时具有超过存储器单元的操作温度的温度的存储器区域。例如，高温工艺可以是用于在高温下将存储器器件10附接到PCB等的回流焊接工艺。此外，高温工艺可以包括在高于存储器单元的操作温度的温度下执行的任何工艺。
[0092] 在操作S920中，可以通过使用第二子纠错电路420，通过与第二存储器区域120相对应的输入/输出线IOLN来对第二存储器区域120执行第二纠错操作。
[0093] 根据示例实施例，第一纠错操作和第二纠错操作中的一个可以由基于存储器器件10接收到的命令/地址信号CA而生成的切换信号SS来进行选择。
[0094] 根据示例实施例，第一存储器区域110可以通过，例如，全局位线GBL、读出放大器SA和输入/输出线IOLN电连接到第一子纠错电路410。第二存储器区域120可以通过，例如，全局位线GBL、读出放大器SA和输入/输出线IOLN电连接到第二子纠错电路420。
[0095] 基于存储器器件及其操作方法，根据示例实施例，由于需要大量奇偶校验位的第一纠错码被用于存储器单元阵列的具有高误码率的部分区域，并且需要少量奇偶校验位的第二纠错码被用于存储器单元阵列的具有低误码率的另一部分区域，所以奇偶校验位的数量可以被优化，并且可以减少存储器单元区域的开销。可以提高存储器器件的效率。
[0096] 在一些实施例中，结合本文所公开的实施例描述的方法或算法的框或步骤以及功能可以直接以硬件、由处理器运行的软件模块、或者软件和硬件的组合来体现。如果以软件实施，则功能可以作为一个或多个指令或代码存储在有形的、非暂时性的计算机可读介质上或在其上传输。软件模块可以驻留在，例如，随机存取存储器(RAM)、快闪存储器、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可移动盘、CD ROM或任何其他合适形式的存储介质中。
[0097] 本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅在一般和描述性的意义上被使用和被解释，而不是为了限制的目的。在一些情况下，在提交本申请时，对于本领域普通技术人员来说将显而易见的是，结合具体实施例描述的特征、特性和/或元件可以单独使用，或者与结合其他实施例描述的特征、特性和/或元件组合使用，除非另有特别指示。因此，本领域技术人员将理解，在不脱离如以所附权利要求阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。
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