非易失性存储器装置和操作非易失性存储器装置的方法
阅读：202发布：2023-01-25
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1.一种非易失性存储器装置，所述非易失性存储器装置包括：
存储器单元阵列，包括多个页，多个页中的每个页包括多个存储器单元，多个存储器单元中的每个存储器单元存储多个数据比特，多个数据比特中的每个数据比特通过不同的阈值电压是可选择的；
页缓冲器电路，通过多条位线结合到存储器单元阵列，页缓冲器电路包括多个页缓冲器，页缓冲器被配置为：通过多条位线从多个存储器单元中的已选择的存储器单元中感测数据，并且执行第一读取操作和第二读取操作，第一读取操作和第二读取操作均包括两个顺序的感测操作以确定一个数据状态，多个页缓冲器中的每个页缓冲器包括锁存器，在多个锁存器中，锁存器被配置为顺序地存储两个顺序感测操作的结果；以及控制电路，被配置为控制多个页缓冲器以存储第一读取操作的结果，在完成第一读取操作之后重置多个锁存器，及控制多个页缓冲器以基于谷来执行第二读取操作，谷基于第一读取操作的结果来确定。
2.根据权利要求1所述的非易失性存储器装置，其中，
页缓冲器电路包括与多条位线中的第一组位线结合的第一组页缓冲器和与多条位线中的第二组位线结合的第二组页缓冲器，
第一组页缓冲器被配置为在第一发展时段期间针对已选择的存储器单元执行第一读取操作，并且
第二组页缓冲器被配置为在与第一发展时段不同的第二发展时段期间针对已选择的存储器单元执行第一读取操作。
3.根据权利要求2所述的非易失性存储器装置，其中，
控制电路被配置为在执行第一读取操作期间使第一读取电压施加到与已选择的存储器单元结合的一条或更多条字线，
第一组页缓冲器被配置为对第一组位线顺序地执行第一感测操作和第二感测操作，并且
第二组页缓冲器被配置为对第二组位线顺序地执行第三感测操作和第四感测操作。
4.根据权利要求3所述的非易失性存储器装置，其中，
第一组页缓冲器被配置为在第一时间点开始的第一发展时段期间对已选择的存储器单元执行第一读取操作，并且
第二组页缓冲器被配置为在第一时间点之后的第二时间点开始的第二发展时段期间对已选择的存储器单元执行第一读取操作。
5.根据权利要求3所述的非易失性存储器装置，其中，控制电路被配置为控制第一组页缓冲器和第二组页缓冲器，使得第一组页缓冲器和第二组页缓冲器分别同时地执行第一感测操作和第三感测操作，并且第一组页缓冲器和第二组页缓冲器分别同时地执行第二感测操作和第四感测操作。
6.根据权利要求5所述的非易失性存储器装置，其中，
控制电路被配置为：
基于第二感测操作的结果，通过对包括在第一组页缓冲器中的多个锁存器中的第一组锁存器中的每个锁存器中存储有预定电平的锁存器进行计数来产生导通单元的第一数量，基于第四感测操作的结果，通过对包括在第二组页缓冲器中的多个锁存器中的第二组锁存器中的每个锁存器中存储有预定电平的锁存器进行计数来产生导通单元的第二数量，以及
基于导通单元的第一数量和导通单元的第二数量确定谷的位置。
7.根据权利要求6所述的非易失性存储器装置，其中，控制电路被配置为如果导通单元的第一数量与导通单元的第二数量之间的差等于或小于参考值，那么控制多个页缓冲器以基于第一读取电压来执行第二读取操作。
8.根据权利要求6所述的非易失性存储器装置，其中，控制电路被配置为：如果导通单元的第一数量与导通单元的第二数量之间的差大于参考值并且导通单元的第一数量小于导通单元的第二数量，那么控制多个页缓冲器以基于比第一读取电压大的第二读取电压来执行第二读取操作。
9.根据权利要求6所述的非易失性存储器装置，其中，控制电路被配置为：如果导通单元的第一数量与导通单元的第二数量之间的差大于参考值并且导通单元的第一数量大于导通单元的第二数量，那么控制多个页缓冲器以基于比第一读取电压小的第三读取电压来执行第二读取操作。
10.根据权利要求1所述的非易失性存储器装置，其中，多个页缓冲器中的每个页缓冲器包括：
预充电电路，包括串联连接在预充电电压源与感测节点之间的第一PMOS晶体管和第二PMOS晶体管；
开关电路，结合在多条位线中的对应的位线与感测节点之间；以及
感测锁存电路，结合在感测节点与接地电压源之间，感测锁存电路包括：多个锁存器中的对应的锁存器；第一NMOS晶体管；第二NMOS晶体管，在对应的锁存器的第一节点与接地电压源之间与第一NMOS晶体管串联连接；第三NMOS晶体管；及第四NMOS晶体管，在对应的锁存器的第二节点与接地电压源之间与第三NMOS晶体管串联连接，第四NMOS晶体管的栅极连接到感测节点，
其中，控制电路被配置为向第一PMOS晶体管的栅极施加负载信号，向第二PMOS晶体管的栅极施加位线设置信号，向第三NMOS晶体管的栅极施加复位信号使得感测锁存电路执行第一读取操作的第一感测操作，及向第一NMOS晶体管的栅极施加置位信号使得感测锁存电路执行第一读取操作的第二感测操作。
11.根据权利要求10所述的非易失性存储器装置，其中，在对多条位线进行预充电之后，控制电路被配置为：
在第一时间点对多个页缓冲器中的第一组页缓冲器中的每个页缓冲器的第二PMOS晶体管施加具有逻辑高电平的第一位线设置信号，使得第一组页缓冲器中的每个页缓冲器对感测节点顺序地执行第一感测操作和第二感测操作；以及
在第一时间点之后的第二时间点对多个页缓冲器中的第二组页缓冲器中的每个页缓冲器的第二PMOS晶体管施加具有逻辑高电平的第二位线设置信号，使得第二组页缓冲器中的每个页缓冲器对感测节点顺序地执行第三感测操作和第四感测操作。
12.根据权利要求11所述的非易失性存储器装置，其中，控制电路被配置为控制第一组页缓冲器和第二组页缓冲器，使得第一组页缓冲器和第二组页缓冲器分别同时地执行第一感测操作和第三感测操作，并且第一组页缓冲器和第二组页缓冲器分别同时地执行第二感测操作和第四感测操作。
13.根据权利要求11所述的非易失性存储器装置，其中，控制电路被配置为：
基于第一感测操作和第二感测操作的结果，通过对包括在第一组页缓冲器中的多个锁存器中的第一组锁存器中的每个锁存器中存储有预定电平的锁存器进行计数来产生导通单元的第一数量，
基于第三感测操作和第四感测操作的结果，通过对包括在第二组页缓冲器中的多个锁存器中的第二组锁存器中的每个锁存器中存储有预定电平的锁存器进行计数来产生导通单元的第二数量，
基于导通单元的第一数量和导通单元的第二数量来确定谷，以及
在确定谷的步骤之后，通过对第二NMOS晶体管的栅极施加刷新信号来重置存储在多个锁存器中的一个或更多个值。
14.根据权利要求1所述的非易失性存储器装置，其中，存储器单元阵列包括：
第一存储器单元，结合到第一字线，第一存储器单元对应于已选择的存储器单元；以及第二存储器单元，结合到第二字线，第二存储器单元堆叠在第一存储器单元上。
15.一种操作非易失性存储器装置的方法，非易失性存储器装置包括存储器单元阵列，存储器单元阵列包括多个页，多个页中的每个页包括多个存储器单元，多个存储器单元中的每个存储器单元存储多个数据比特，多个数据比特中的每个数据比特通过不同的阈值电压是可选择的，所述方法包括以下步骤：
通过多条位线来执行包括两个感测操作的第一读取操作以从多个存储器单元中的一个或更多个已选择的存储器单元中确定一个数据状态；以及
基于谷来执行第二读取操作以确定一个数据状态，谷基于第一读取操作的结果来确定，
其中，两个感测操作的结果顺序地存储在多个锁存器中，多个锁存器中的每个锁存器包括在多个页缓冲器中的对应的页缓冲器中，多个页缓冲器结合到多条位线。
16.根据权利要求15所述的方法，其中，
多个页缓冲器包括与多条位线中的第一组位线结合的第一组页缓冲器和与多条位线中的第二组位线结合的第二组页缓冲器，并且
执行第一读取操作的步骤包括：
在第一发展时段期间，在第一组页缓冲器中的每个页缓冲器中对结合到第一组位线的感测节点顺序地执行第一感测操作和第二感测操作，第一发展时段从第一时间点开始，及在第二发展时段期间，在第二组页缓冲器中的每个页缓冲器中对结合到第二组位线的感测节点顺序地执行第三感测操作和第四感测操作，第二发展时段从第一时间点之后的第二时间点开始。
17.根据权利要求16所述的方法，其中，同时地执行第一感测操作和第三感测操作，并且同时地执行第二感测操作和第四感测操作。
18.根据权利要求16所述的方法，所述方法还包括：
基于第二感测操作的结果，通过对包括在第一组页缓冲器中的多个锁存器中的第一组锁存器中的每个锁存器中存储有预定电平的锁存器进行计数来产生导通单元的第一数量；
基于第四感测操作的结果，通过对包括在第二组页缓冲器中的多个锁存器中的第二组锁存器中的每个锁存器中存储有预定电平的锁存器进行计数来产生导通单元的第二数量；
以及
基于导通单元的第一数量和导通单元的第二数量确定谷的位置。
19.一种操作非易失性存储器装置的方法，非易失性存储器装置包括存储器单元阵列，存储器单元阵列包括多个页，多个页中的每个页包括多个非易失性存储器单元，多个非易失性存储器单元中的每个非易失性存储器单元存储多个数据比特，多个数据比特中的每个数据比特通过多个不同的阈值电压是可选择的，所述方法包括：
基于命令和地址在非易失性存储器装置的控制电路中确定非易失性存储器装置的读取设置，从被配置为控制非易失性存储器装置的存储器控制器接收命令和地址；
响应于确定读取设置指示正常读取操作，基于正常读取条件感测存储在多个非易失性存储器单元中的一个或更多个已选择的非易失性存储器单元中的一个或更多个数据比特；
以及
响应于确定读取设置指示片上谷搜索读取操作，对一个或更多个已选择的存储器单元执行片上谷搜索读取操作，
其中，通过以下步骤执行片上谷搜索读取操作：确定多个不同阈值电压的谷，及基于谷感测存储在一个或更多个已选择的存储器单元中的一个或更多个数据比特。
20.根据权利要求19所述的方法，其中，执行片上谷搜索读取操作的步骤包括：
通过多条位线来执行包括两个感测操作的第一读取操作以从一个或更多个已选择的非易失性存储器单元中确定一个数据状态；以及
执行第二读取操作以基于谷来确定一个数据状态，谷基于第一读取操作的结果来确定，
其中，两个感测操作的结果顺序地存储在多个锁存器中，多个锁存器中的每个锁存器包括在多个页缓冲器中的对应的页缓冲器中，多个页缓冲器结合到多条位线。
非易失性存储器装置和操作非易失性存储器装置的方法
技术领域
背景技术
[0003] 半导体存储器装置是用半导体(诸如但不限于，硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP))制造的存储装置。根据存储器装置在切断电源时的数据保持特性，半导体存储器装置被分类为易失性存储器或非易失性存储器。
[0004] 当切断电源时，易失性存储器丢失存储在其中的内容。易失性存储器的示例包括以下：静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器即使在切断电源时也保持存储的内容。非易失性存储器的示例包括以下：只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)。
[0005] 闪存具有以下优点：大容量存储能力、相对高的抗噪性和低功率操作。为了增加存储容量，闪存可以由其每单元存储两比特或更多比特的数据的多级单元形成。在至少两个或更多个数据比特存储在一个存储器单元中的情况下，可以增加用于容纳数据比特的编程状态的数量。因此，在两个相邻的编程状态之间读取余量会减小。具有这样的减小的读取余量的闪存可能在读取操作期间易受读取失败的影响。
[0006] 此外，从存储器单元读取的数据包括由于诸如因制造缩小而由相邻存储器单元产生的编程干扰和读取干扰的物理因素导致的错误比特。可以使用错误校正方法来校正这样的错误比特。发明内容
[0007] 一些示例实施例涉及提供操作非易失性存储器装置的方法以增强性能和数据可靠性。
[0008] 根据示例实施例，一种非易失性存储器装置包括存储器单元阵列，存储器单元阵列包括多个页，多个页中的每个页包括多个存储器单元，多个存储器单元中的每个存储器单元存储多个数据比特，多个数据比特中的每个数据比特通过多个不同的阈值电压是可选择的。非易失性存储器装置还包括页缓冲器电路，页缓冲器电路通过多条位线结合到存储器单元阵列，页缓冲器电路包括多个页缓冲器，页缓冲器被配置为：通过多条位线从多个存储器单元中的已选择的存储器单元中感测数据，及执行第一读取操作和第二读取操作，第一读取操作和第二读取操作均包括两个顺序的感测操作以确定一个数据状态，多个页缓冲器中的每个页缓冲器包括锁存器，在多个锁存器中，锁存器被配置为顺序地存储两个顺序感测操作的结果。非易失性存储器装置还包括控制电路，控制电路被配置为控制多个页缓冲器以存储第一读取操作的结果，在完成第一读取操作之后重置多个锁存器，及控制多个页缓冲器以基于谷来执行第二读取操作，谷基于第一读取操作的结果来确定。
[0009] 根据示例实施例，提供了一种操作非易失性存储器装置的方法，所述非易失性存储器装置包括存储器单元阵列，存储器单元阵列包括多个页，多个页中的每个页包括多个存储器单元，多个存储器单元中的每个存储器单元存储多个数据比特，多个数据比特中的每个数据比特通过不同的阈值电压是可选择的。所述方法包括：通过多条位线来执行包括两个感测操作的第一读取操作以从多个存储器单元中的一个或更多个已选择的存储器单元中确定一个数据状态；以及基于谷来执行第二读取操作以确定一个数据状态，谷基于第一读取操作的结果来确定，其中，两个感测操作的结果顺序地存储在多个锁存器中，多个锁存器中的每个锁存器包括在多个页缓冲器中的对应的页缓冲器中，多个页缓冲器结合到多条位线。
[0010] 根据示例实施例，提供了一种操作非易失性存储器装置的方法，所述非易失性存储器装置包括存储器单元阵列，存储器单元阵列包括多个页，多个页中的每个页包括多个非易失性存储器单元，多个非易失性存储器单元中的每个非易失性存储器单元存储多个数据比特，多个数据比特中的每个数据比特通过多个不同的阈值电压是可选择的。所述方法包括：基于命令和地址在非易失性存储器装置的控制电路中确定非易失性存储器装置的读取设置，从被配置为控制非易失性存储器装置的存储器控制器接收命令和地址；响应于确定读取设置指示正常读取操作，基于正常读取条件感测存储在多个非易失性存储器单元中的一个或更多个已选择的存储器单元中的一个或更多个数据比特；以及响应于确定读取设置指示片上谷搜索读取操作，对一个或更多个已选择的存储器单元执行片上谷搜索读取操作，其中，片上谷搜索读取操作通过以下步骤执行：确定多个不同阈值电压的谷，以及基于谷感测存储在一个或更多个已选择的存储器单元中的一个或更多个数据比特。
[0011] 因此，在片上谷搜索操作期间，第一组页缓冲器和第二组页缓冲器在具有不同发展开始的时间点的发展时段期间顺序地对感测节点进行两次感测，通过基于感测结果对单元进行计数来搜索谷，并且基于搜索到的谷执行第二读取操作。因此，非易失性存储器装置可以减少读取数据中的错误并且可以增强片上性能。附图说明
[0012] 通过下面结合附图进行的详细描述，将更清楚地理解说明性的非限制示例实施例。
[0013] 图1是示出根据示例实施例的存储器系统(例如，存储装置)的框图。
[0014] 图2是示出根据示例实施例的图1的存储装置中的存储器控制器的框图。
[0015] 图3是示出根据示例实施例的图1的存储器系统中的非易失性存储器装置的框图。
[0016] 图4是示出图3中的存储器单元阵列的框图。
[0017] 图5是示出图4中的存储器块中的一个的电路图。
[0018] 图6示出了图示根据示例实施例的非易失性存储器装置的框图。
[0019] 图7是示出根据示例实施例的图3中的页缓冲器电路中的一个页缓冲器的电路图。
[0020] 图8是示出根据示例实施例的图3的非易失性存储器装置中的控制电路的框图。
[0021] 图9是示出根据示例实施例的图8的控制电路中的读取控制电路的框图。
[0022] 图10是示出根据示例实施例的图3的非易失性存储器装置中的电压发生器的框图。
[0023] 图11示出了根据示例实施例的图3的非易失性存储器装置中的页缓冲器电路。
[0024] 图12和图13是用于解释图3中的存储器单元阵列中的一页的阈值电压分布的图。
[0025] 图14是示出根据示例实施例的操作非易失性存储器装置的方法的流程图。
[0026] 图15是示出片上谷搜索(OCVS)读取操作的示例的流程图。
[0027] 图16是用于解释图14和图15的图。
[0028] 图17是用于描述根据示例实施例的OCVS读取操作的时序图。
[0029] 图18和图19是用于描述根据示例实施例的OCVS读取操作的时序图。
[0030] 图20示出了第二组页缓冲器中的每个中的锁存器的状态，图21示出了第一组页缓冲器中的每个中的锁存器的状态。
[0031] 图22A至图22C是示出OCVS读取操作中的第一读取操作的结果的图。
[0032] 图23是示出对存储器单元的读取操作的图。
[0033] 图24是用于描述根据示例实施例的对最高有效位(MSB)页的OCVS读取操作的应用的时序图。
[0034] 图25是示出根据示例实施例的操作非易失性存储器装置的方法的流程图。
具体实施方式
[0036] 在下文中，将参照附图更充分地描述各种示例实施例，在附图中示出了一些示例实施例。
[0037] 图1是示出根据示例实施例的存储器系统10(例如，存储装置)的框图。
[0038] 参照图1，存储装置(例如，存储器系统)10可以包括存储器控制器100和至少一个非易失性存储器装置200。
[0039] 在示例实施例中，存储器控制器100和非易失性存储器装置200中的每个可以被设置成芯片、封装件和/或模块的形式。可选地，存储器控制器100和非易失性存储器装置200可以一起封装成各种封装件中的一种。根据一些示例实施例，可以使用处理电路来实现存储器控制器100和/或非易失性存储器装置200的控制元件。如在本公开中使用的术语“处理电路”可以指硬件以及/或者硬件和软件的组合。例如，处理电路可以包括处理器、中央处理单元(CPU)、控制器、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器或者能够以限定方式响应和执行指令的任何其他装置。
[0040] 非易失性存储器装置200可以在存储器控制器100的控制下执行擦除操作、编程操作和/或写入操作。非易失性存储器装置200可以通过输入/输出线从存储器控制器100接收命令CMD、地址ADDR和/或数据DATA以执行此类操作。此外，非易失性存储器装置200可以通过控制线从存储器控制器100接收控制信号CTRL。此外，非易失性存储器装置200可以通过电力线从存储器控制器100接收电力PWR。
[0041] 因为存储器单元的阈值电压会受到程序耗用时间、温度、编程干扰和/或读取干扰的影响，所以非易失性存储器装置200的存储器单元具有取决于存储器单元的数据状态和物理特性的不同的阈值电压。由于上述原因，存储在非易失性存储器装置200中的数据会变得劣化并导致读取数据错误。为了校正这种数据错误，存储器控制器100可以使用各种纠错技术。例如，存储器控制器100包括纠错码(ECC)引擎120和读取管理模块131。根据一些示例实施例，ECC引擎120和/或读取管理模块131可以使用处理电路来实现。
[0042] 在读取操作期间，存储器控制器100可以使用默认读取电压组读取存储在非易失性存储器装置200的第一页中的数据。默认读取电压组可以包括确定的读取电压。ECC引擎120可以检测并校正包括在从非易失性存储器装置200读取的数据中的错误。在示例实施例中，ECC引擎120可以被实现为硬件的形式。
[0043] 在读取操作中读取的数据可能包括比ECC引擎120能够校正的错误比特更多的错误比特。在这种情况下，ECC引擎120无法校正数据的错误，这可以被称为“不可校正的错误校正码(UECC)错误”。具有UECC错误的数据可以被称为“UECC数据”。
[0044] 当发生UECC错误时，读取管理模块131可以调整非易失性存储器装置200的读取电压组。存储器控制器100可以重新发送与先前发送到非易失性存储器装置200的地址ADDR、命令CMD和/或控制信号CTRL相同的地址ADDR、命令CMD和/或控制信号CTRL，从而用已调整的读取电压组来执行读取操作。已调整的读取电压组可以包括在控制信号CTRL或命令CMD中。ECC引擎120可以重新尝试检测和校正用已调整的读取电压组读取的读取数据的错误，直到UECC错误被校正为止。
[0045] 在示例实施例中，读取管理模块131可以以确定的次数重复地调整读取电压组，并且ECC引擎120可以重复地重新尝试检测和校正用已调整的读取电压组读取的数据的错误。例如，存储器控制器100可以将包括调整读取电压组、用已调整的读取电压组读取数据和校正读取数据的错误的一组操作重复确定的次数。
[0046] 当在该组操作的迭代期间校正读取数据的错误时，存储器控制器100可以将已校正的数据输出到主机并停止该组操作的迭代。当在读取管理模块131的控制下迭代读取操作时，例如，读取数据或读取数据的特定页数据可以存储在图2中示出的缓冲器130中。缓冲器130可以是静态随机存取存储器(SRAM)。
[0047] 当在该组操作的迭代之后未校正读取数据的错误时(例如，当UECC错误发生时)，存储器控制器100基于存储在缓冲器130中的数据确定用于执行谷搜索操作的启动电压组。
[0048] 当对存储器单元阵列中的第一页执行读取操作时，非易失性存储器装置200通过执行包括两个顺序感测操作的第一读取操作来搜索(例如，确定)谷，并且基于搜索到的谷执行第二读取操作。因此，非易失性存储器装置200可以根据阈值电压分布的变化来调整读取电压的电平，而无需存储器控制器100的介入。
[0049] 当对从存储器单元阵列中选择的第一页执行读取操作时，非易失性存储器装置200通过执行包括两个顺序感测操作的第一读取操作来搜索谷，并且基于搜索到的谷执行第二读取操作。因此，非易失性存储器装置200可以根据阈值电压分布的变化自主地(内部地)调整读取电压的电平，而无需存储器控制器100的介入。
[0050] 图2是示出根据示例实施例的图1的存储装置10中的存储器控制器100的框图。
[0051] 参照图1和图2，存储器控制器100可以包括通过总线105连接的至少一个处理器110(这里也称为“处理器110”)、ECC引擎120、缓冲器130、读取管理模块131、随机器140、主机接口150、只读存储器(ROM)160和非易失性存储器接口170。ECC引擎120、缓冲器130和读取管理模块131执行与上面关于图1所描述的功能相同或基本相同的功能。
[0052] 处理器110可以控制存储器控制器100的整体操作。在示例实施例中，读取管理模块131可以以软件的形式来实现并存储在缓冲器130中。存储在缓冲器130中的读取管理模块131可以由处理器110驱动。ROM 160可以以固件的形式来存储由存储器控制器100用以操作的各种信息。
[0053] 随机器140可以将待存储在非易失性存储器装置200中的数据随机化。例如，随机器140基于字线将待存储在非易失性存储器装置200中的数据随机化。根据一些示例实施例，随机器140可以使用处理电路来实现。
[0054] 数据随机化用于处理数据以使不同数据状态的存储器单元的比率平衡。例如，如果连接到一条字线的存储器单元是均存储了2比特数据的多级单元(MLC)，那么存储器单元中的每个具有擦除状态以及第一编程状态至第三编程状态中的一种。
[0055] 在这种情况下，随机器140将连接到一条字线的存储器单元的数据随机化，以平衡每个数据状态的存储器单元的数量。因此，具有擦除状态的存储器单元的数量、具有第一编程状态的存储器单元的数量、具有第二编程状态的存储器单元的数量以及具有第三编程状态的存储器单元的数量变得基本相等。随机器140在从存储器单元读出数据之后将从非易失性存储器装置200读取的数据去随机化以从随机化的数据中恢复原始数据。
[0056] 可选地，随机器140可以基于页将数据随机化。例如，随机器140将存储器单元的每个状态的数据随机化，以使其数量近似相等。因此，编程到一个状态的存储器单元的数量与编程到其他状态的存储器单元的数量相近，尽管这些数量可能不相同。
[0057] 存储器控制器100可以通过主机接口150与主机通信。例如，主机接口150可以包括通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC、外围组件互连(PCI)、高速PCI、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)、电子集成驱动器(IDE)、移动产业处理器接口(MIPI)、高速非易失性存储器(NVMe)、通用闪存(UFS)等。存储器控制器100可以通过非易失性存储器接口170与非易失性存储器装置200通信(例如，如结合图1所讨论的)。
[0058] 图3是示出根据示例实施例的图1的存储器系统10中的非易失性存储器装置200的框图。
[0059] 参照图3，非易失性存储器装置200包括存储器单元阵列300、地址解码器405、页缓冲器电路410、数据输入/输出电路480、单元计数器490、控制电路500和电压发生器700。
[0060] 存储器单元阵列300可以通过串选择线SSL、多条字线WL和地选择线GSL结合到地址解码器405。此外，存储器单元阵列300可以通过多条位线BL(例如，BL1至BL2n)结合到页缓冲器电路410。存储器单元阵列300可以包括结合到多条字线WL和多条位线BL的多个存储器单元。
[0061] 在一些示例实施例中，存储器单元阵列300可以是以三维结构(或垂直结构)形成在基底上的三维存储器单元阵列。在这种情况下，存储器单元阵列300可以包括垂直定位的垂直单元串，使得至少一个存储器单元位于另一个存储器单元上。根据一些示例实施例，存储器单元阵列300可以如结合图4-图5所讨论的来实现；页缓冲器电路410可以如结合图11所讨论的来实现以包括多个页缓冲器(诸如如结合图7所讨论的那些)；控制电路500可以如结合图8-图9所讨论的来实现；并且电压发生器700可以如结合图10所讨论的来实现。根据一些示例实施例，地址解码器405、数据输入/输出电路480和/或单元计数器490可以使用处理电路来实现。
[0062] 图4是示出图3中的存储器单元阵列300的框图。
[0063] 参照图4，存储器单元阵列300可以包括沿第一方向至第三方向D1、D2和D3延伸的多个存储器块BLK1至BLKz。在一些示例实施例中，由图3中的地址解码器405来选择存储器块BLK1至BLKz。例如，地址解码器405可以选择与存储器块BLK1至BLKz中的与块地址对应的存储器块BLKi(见图5)。
[0064] 图5是示出图4中的存储器块中的一个的电路图。
[0065] 图5的存储器块BLKi可以以三维结构(或垂直结构)形成在基底上。例如，可以在垂直于基底的方向上形成包括在存储器块BLKi中的多个存储器单元串。
[0066] 参照图5，存储器块BLKi可以包括结合在位线BL1、BL2和BL3与共源极线CSL之间的存储器单元串NS11至NS33。存储器单元串NS11至NS33中每个可以包括串选择晶体管SST、多个存储器单元MC1至MC8以及地选择晶体管GST。在图5中，存储器单元串NS11至NS33中的每个被示出为包括八个存储器单元MC1至MC8。然而，示例实施例不限于此。在一些示例实施例中，存储器单元串NS11至NS33中的每个可以包括任何数量的存储器单元。
[0067] 串选择晶体管SST可以连接到对应的串选择线SSL1至SSL3。多个存储器单元MC1至MC8可以分别连接到对应的字线WL1至WL8。地选择晶体管GST可以连接到相应的地选择线GSL1至GSL3。串选择晶体管SST可以连接到对应的位线BL1、BL2和BL3，地选择晶体管GST可以连接到共源极线CSL。
[0068] 具有相同高度的字线(例如，WL1)可以被共同地连接，地选择线GSL1至GSL3和串选择线SSL1至SSL3可以被分开。
[0069] 返回参照图3，控制电路500可以从存储器控制器100接收命令(信号)CMD和地址(信号)ADDR，并且基于命令信号CMD和地址信号ADDR控制非易失性存储器装置200的擦除循环、编程循环和/或读取操作。编程循环可以包括编程操作和编程验证操作。擦除循环可以包括擦除操作和擦除验证操作。
[0070] 例如，控制电路500可以基于命令信号CMD产生控制信号CTL以控制电压发生器700，并且可以产生页缓冲器控制信号PCTL以控制页缓冲器电路410。控制电路500可以基于地址信号ADDR生成行地址R_ADDR和列地址C_ADDR。控制电路500可以将行地址R_ADDR提供给地址解码器405，并将列地址C_ADDR提供给数据输入/输出电路480。
[0071] 地址解码器405可以通过串选择线SSL、多条字线WL和地选择线GSL结合到存储器单元阵列300。在编程操作和/或读取操作期间，地址解码器405可以基于行地址R_ADDR将多条字线WL中的一条确定为已选择的字线，并将除已选择的字线之外的多条字线WL中的其余字线确定为未选择的字线。
[0072] 电压发生器700可以基于控制信号CTL产生用于非易失性存储器装置200的操作的字线电压VWL。电压发生器700可以从存储器控制器100接收电力PWR。字线电压VWL可以通过地址解码器405施加到多条字线WL。
[0073] 例如，在擦除操作期间，电压发生器700可以向存储器块的阱施加擦除电压，并且可以向存储器块的全部字线施加接地电压。在擦除验证操作期间，电压发生器700可以向存储器块的全部字线施加擦除验证电压，或者基于字线向字线顺序地施加擦除验证电压。
[0074] 例如，在编程操作期间，电压发生器700可以向已选择的字线施加编程电压，并且可以向未选择的字线施加编程通过电压。此外，在编程验证操作期间，电压发生器700可以向已选择的字线施加编程验证电压，并且可以向未选择的字线施加验证通过电压。
[0075] 此外，在读取操作期间，电压发生器700可以向已选择的字线施加默认读取电压和偏置读取电压，并且可以向未选择的字线施加读取通过电压。
[0076] 页缓冲器电路410可以通过多条位线BL结合到存储器单元阵列300。页缓冲器电路410可以包括多个页缓冲器。在一些示例实施例中，一个页缓冲器可以连接到一条位线。在一些示例实施例中，一个页缓冲器可以连接到两条或更多条位线。
[0077] 页缓冲器电路410可以临时存储将要在已选择的页中进行编程的数据或从已选择的页中读出的数据。
[0078] 页缓冲器可以包括与位线BL中的第一组位线结合的第一组页缓冲器和与位线BL中的第二组位线结合的第二组页缓冲器。页缓冲器电路410可以在编程操作中临时存储将要在已选择的页中进行编程的数据，并且可以在读取操作中临时存储从已选择的页中读取的数据。
[0079] 第一组页缓冲器和第二组页缓冲器中的每个可以包括至少一个锁存器，并且执行第一读取操作和第二读取操作以确定一个数据状态。第一读取操作和第二读取操作中的每个可以包括两个顺序的感测操作。锁存器可以配置为顺序地存储两个顺序的感测操作的结果。第一组页缓冲器和第二组页缓冲器均可以执行顺序的第一感测操作和第二感测操作。也就是说，第一组页缓冲器和第二组页缓冲器可以在从不同时间点开始的各个发展时段(developperiod)期间基本上同时地(或同时期地)执行第一感测操作，可以基本上同时地(或同时期地)执行第二感测操作，并且可以向单元计数器490提供第二感测操作的结果。这里，使用术语“发展”和“发展时段”以便于描述。术语“发展”是指节点和/或线的电位改变，术语“发展时段”是指节点和/或线的电位改变发生的时间段。
[0080] 单元计数器490可以对从第一组页缓冲器和第二组页缓冲器提供的第二感测操作的结果进行计数，并且可以向控制电路500提供具有特定阈值电压范围的存储器单元的数量nC。
[0081] 控制电路500可以比较从单元计数器490提供的存储器单元的数量nC，可以基于比较的结果搜索阈值电压分布的谷，并且可以控制页缓冲器电路410以基于搜索到的谷来执行第二读取操作。
[0082] 数据输入/输出电路480可以结合到页缓冲器电路410。在编程操作期间，数据输入/输出电路480可以从存储器控制器100接收编程的数据DATA，并且基于从控制电路500接收的列地址C_ADDR向页缓冲器电路410提供编程的数据DATA。在读取操作期间，数据输入/输出电路480可以基于从控制电路500接收的列地址C_ADDR向存储器控制器100提供存储在页缓冲器电路410中的读取的数据DATA。
[0083] 图6示出了图示根据示例实施例的非易失性存储器装置200的框图。
[0084] 图3是示出非易失性存储器装置200的各种构造的框图，而图6示出了构成图3中的存储器单元阵列300的多个面、页缓冲器电路410和控制电路500之间的连接关系。在图6中，与图3中相同的附图标记表示相似的元件，因此，这里将不给出它们的重复描述。
[0085] 参照图3和图6，存储器单元阵列300可以包括多个面PLN1～PLN16。页缓冲器电路410可以包括与多个面PLN1～PLN16对应的多个子页缓冲器组SPBG1～SPBG16。包括在子页缓冲器组SPBG9～SPBG16中的页缓冲器可以构成第一组页缓冲器PBG1，并且包括在子页缓冲器组SPBG1～SPBG8中的页缓冲器可以构成第二组页缓冲器PBG2。
[0086] 控制电路500可以向第一组页缓冲器PBG1施加第一位线设置信号BLSTP1，使得第一组页缓冲器PBG1在第一时间点开始使位线发展(bit-linedevelop)，并且可以向第二组页缓冲器PBG2施加第二位线设置信号BLSTP2，使得第二组页缓冲器PBG2在第一时间点之后的第二时间点开始使位线发展。
[0087] 图7是示出根据示例实施例的图3中的页缓冲器电路410中的一个页缓冲器的电路图。
[0089] 页缓冲器PB的预充电电路430、开关电路435和感测锁存电路440可以响应于控制电路500的控制信号PBC(这里也被称为“PCTL”)而操作。控制信号PBC可以包括负载信号LOAD1、位线设置信号BLSTP1、位线电压控制信号BLSHF、位线选择信号BLSLT、屏蔽信号SHLD、刷新信号RFR等。
[0090] 预充电电路430可以向感测节点SO提供预充电电压Vdd。预充电电路430可以包括串联连接在预充电电压Vdd与感测节点SO之间的第一p沟道金属氧化物半导体(PMOS)晶体管431和第二PMOS晶体管432。第一PMOS晶体管431响应于负载信号LOAD1而导通或截止，第二PMOS晶体管432响应于位线设置信号BLSTP1而导通或截止。
[0091] 开关电路435可以包括晶体管M1、M2和M3。晶体管M1可以响应于位线电压控制信号BLSHF将位线BL预充电到确定的电压电平。晶体管M2可以响应于位线选择信号BLSLT来选择位线BL。晶体管M3可以响应于屏蔽信号SHLD对位线BL进行放电。
[0092] 感测锁存电路440可以检测感测节点SO的电压电平。可以根据检测到的感测节点SO的电压电平来锁存数据。感测锁存电路440可以包括锁存器441和n沟道金属氧化物半导体(NMOS)晶体管MT1～MT4。
[0093] 感测锁存电路440包括反相器INV1和INV2。NMOS晶体管MT1和MT3结合在第一节点N11与接地电压之间，NMOS晶体管MT2和MT4结合在第二节点N12与接地电压之间。
[0094] NMOS晶体管MT1包括接收置位信号SET的栅极，NMOS晶体管MT2包括接收复位信号RST的栅极，NMOS晶体管MT3包括接收刷新信号RFR的栅极，NMOS晶体管MT4包括结合到感测节点SO的栅极。感测锁存电路440可以响应于包括在控制信号PBC中的控制信号SET、RST和RFR而操作。
[0095] 在图7中，假设页缓冲器PB被包括在第一组页缓冲器中。在图7中，还示出了预充电电路430’，预充电电路430’是包括在第二组页缓冲器中的页缓冲器的一部分。预充电电路430’可以包括串联连接在预充电电压Vdd与感测节点SO’之间的第一PMOS晶体管431’和第二PMOS晶体管432’。第一PMOS晶体管431’响应于负载信号LOAD2而导通或截止，第二PMOS晶体管432’响应于位线设置信号BLSTP2而导通或截止。
[0096] 图8是示出根据示例实施例的图3的非易失性存储器装置200中的控制电路500的框图。
[0097] 参照图8，控制电路500包括命令解码器510、地址缓冲器520、控制信号发生器530和读取控制电路540。根据一些示例实施例，命令解码器510、地址缓冲器520的控制元件、控制信号发生器530和/或读取控制电路540可以使用处理电路来实现。
[0098] 命令解码器510可以对命令CMD进行解码并向控制信号发生器530提供已解码的命令D_CMD。当已解码的命令D_CMD是读取命令时，命令解码器510可以向读取控制电路540提供已解码的命令D_CMD。
[0099] 地址缓冲器520可以接收地址信号ADDR，将行地址R_ADDR提供给地址解码器405，并将列地址C_ADDR提供给数据输入/输出电路480。
[0100] 读取控制电路540可以从单元计数器490接收具有特定阈值电压(Vth)范围的存储器单元的数量，比较第一区域中的存储器单元的第一数量和第二区域中的存储器单元的第二数量，并向控制信号发生器530提供指示比较结果的判定信号DS。
[0101] 控制信号发生器530可以接收已解码的命令D_CMD和判定信号DS，基于由已解码的命令D_CMD指示的操作产生控制信号CTL，并向电压发生器700提供控制信号CTL。此外，控制信号发生器530可以接收判定信号DS，基于判定信号DS指示的结果产生页缓冲器控制信号PCTL，并向页缓冲器电路410提供页缓冲器控制信号PCTL。
[0102] 图9是示出根据示例实施例的图8的控制电路500中的读取控制电路540的框图。
[0103] 参照图9，读取控制电路540包括判定逻辑541和寄存器543。根据一些示例实施例，可以使用处理电路来实现判定逻辑541。
[0104] 判定逻辑541可以基于第一组页缓冲器的第二感测操作的结果接收存储器单元的第一数量nC1，基于第二组页缓冲器的第二感测操作的结果接收存储器单元的第二数量nC2，将第一数量nC1和第二数量nC2进行比较，将第一数量nC1和第二数量nC2的比较结果与至少一个参考值REF进行比较，并向控制信号发生器530提供指示与至少一个参考值REF进行比较的结果的判定信号DS。寄存器543可以存储至少一个参考值REF。
[0105] 当第一数量nC1与第二数量nC2之间的差等于或小于参考值REF时(例如，第一情况)，判定逻辑541可以向控制信号发生器530提供指示第一情况的判定信号DS。当第一数量nC1与第二数量nC2之间的差大于参考值REF并且第一数量nC1小于第二数量nC2时(例如，第二情况)，判定逻辑541可以向控制信号发生器530提供指示第二情况的判定信号DS。当第一数量nC1与第二数量nC2之间的差大于参考值REF并且第一数量nC1大于第二数量nC2时(例如，第三情况)，判定逻辑541可以向控制信号发生器530提供指示第三情况的判定信号DS。判定信号DS可包括表示包括第一情况、第二情况和第三情况的各种情况的多个比特。
[0106] 图10是示出根据示例实施例的图3的非易失性存储器装置200中的电压发生器700的框图。
[0107] 参照图10，电压发生器700包括高电压发生器710和低电压发生器730。电压发生器700还可包括负电压发生器750。根据一些示例实施例，高电压发生器710、低电压发生器730和/或负电压发生器750可以使用处理电路来实现。
[0108] 高电压发生器710可以响应于第一控制信号CTL1根据命令CMD指示的操作来产生编程电压VPGM、编程通过电压VPPASS、验证通过电压VVPASS、读取通过电压VRPASS和擦除电压VERS。
[0109] 编程电压VPGM可以施加到已选择的字线，编程通过电压VPPASS、验证通过电压VVPASS和读取通过电压VRPASS可以施加到未选择的字线，擦除电压VERS可以施加到存储器块的阱。第一控制信号CTL1可以包括表示由已解码的命令D_CMD指示的操作的多个比特。
[0110] 低电压发生器730可以响应于第二控制信号CTL2根据命令CMD指示的操作来产生编程验证电压VPV、擦除验证电压VER、默认读取电压VRD以及偏置读取电压VRDO1和VRDO2。编程验证电压VPV、默认读取电压VRD、偏置读取电压VRDO1和VRDO2以及擦除验证电压VER可以根据非易失性存储器装置200的操作施加到已选择的字线。第二控制信号CTL2可以包括表示由已解码的命令D_CMD指示的操作的多个比特。
[0111] 负电压发生器750可以响应于第三控制信号CTL3根据由命令CMD指示的操作来产生具有负电平的编程验证电压VPV'、读取电压VRD'和擦除验证电压VER'。第三控制信号CTL3可以包括表示由已解码的命令D_CMD指示的操作的多个比特。
[0112] 图11示出了根据示例实施例的图3的非易失性存储器装置200中的页缓冲器电路410。
[0113] 参照图11，页缓冲器电路410包括通过位线BL1～BL2n与存储器单元阵列300结合的多个页缓冲器411～412n。页缓冲器411～412n中的每个包括感测锁存器SL、数据锁存器DL1、DL2和DL3以及高速缓存锁存器CL。
[0114] 页缓冲器411～412n中的页缓冲器411～41n可以构成第二组页缓冲器，页缓冲器411～412n中的页缓冲器41(n+1)～412n可以构成第一组页缓冲器。页缓冲器411～412n中的每个可以仅在执行第一读取操作和第二读取操作时使用感测锁存器SL。
[0115] 图12和图13是用于说明图3中的存储器单元阵列300中的一页的阈值电压分布的图。
[0116] 为了便于描述，假设非易失性存储器装置200的存储器单元是均存储三比特的三级单元(TLC)，并且用于确定存储器单元的编程状态的读取电压组包括七个读取电压。
[0117] 参照图12，非易失性存储器装置200中的每个存储器单元具有擦除状态E以及第一编程状态P1至第七编程状态P7中的一个状态。在存储器控制器100的控制下，非易失性存储器装置200使用默认读取电压组VRD1至VRD7确定存储器单元的编程状态，并输出读取数据。
[0118] 默认读取电压组VRD1至VRD7的电压电平可以根据单元特性来确定。例如，默认读取电压组VRD1至VRD7的电压电平在存储器单元被编程之后立即根据阈值电压分布来确定。
[0119] 参照图13，如图13所示，存储器单元的阈值电压分布由于存储器单元的物理特性或外部因素随着在存储器单元被编程之后经过的时间而变化。因此，通过使用默认读取电压组VRD1至VRD7的读取操作获得的读取数据可能包括错误。
[0120] 为了减少读取数据中的错误，第一组页缓冲器PBG1和第二组页缓冲器PBG2可以在从不同时间点开始的每个发展时段期间同时地或同时期地执行包括第一感测操作和第二感测操作的第一读取操作，并且可以基于根据第一读取操作的结果搜索到的谷来在非易失性存储器装置200中内部地执行第二读取操作。
[0121] 图14是示出根据示例实施例的操作非易失性存储器装置的方法的流程图，图15是示出片上谷搜索读取操作的示例的流程图，图16是用于解释图14和图15的图。
[0122] 图16示出了图13中的阈值电压分布的部分地叠置的相邻阈值电压分布ST1和ST2。
[0123] 参照图3至图16，提供了一种操作包括包含多个页的存储器单元阵列300的非易失性存储器装置200的方法。多个页中的每个包括多个非易失性存储器单元，多个非易失性存储器单元中的每个存储多个数据比特，多个数据比特中的每个通过不同的对应阈值电压与另一数据比特区分开。在所述方法中，控制电路500基于从存储器控制器100接收的命令CMD和地址ADDR来确定读取设置(S110)。控制电路500检查读取设置是否指定片上谷搜索读取(S120)。
[0124] 当读取设置指定正常读取时(S120中的否)，控制电路500控制电压发生器700和页缓冲器电路410以提供读取电压以确定一个数据状态并在正常读取条件下执行一次感测操作(S130)。页缓冲器电路410锁存所感测的数据(S140)。
[0125] 当读取设置指定片上谷搜索(OCVS)读取时(S120中的是)，控制电路500控制电压发生器700和页缓冲器电路410，使得第一组页缓冲器PBG1和第二组页缓冲器PBG2可以在从不同时间点开始的每个发展时段期间同时地或同期地执行包括第一感测操作和第二感测操作的第一读取操作，并且可以基于根据第一读取操作的结果搜索到的谷来执行第二读取操作(S200)。控制电路500控制电压发生器700和页缓冲器电路410从而执行片上谷搜索读取操作。
[0126] 控制电路500确定读取操作是否完成(S150)。当完成读取操作时(S150中的是)，非易失性存储器装置200将感测到的数据传输(例如，发送)到存储器控制器100(S160)。当未完成读取操作时(S150中的否)，处理返回到操作S120。在传统的OCVS读取操作中，在第一次读取操作期间执行三次感测操作，将感测的结果存储在不同的锁存器中，并通过比较存储在锁存器中的结果来确定谷。因此，通过仅使用两次感测操作执行第一读取操作，示例实施例能够执行比传统OCVS读取操作更快并且消耗更少资源(例如，处理器、存储器和功率)的OCVS读取操作。
[0127] 参照图14至图16，为了执行片上谷搜索(OCVS)读取操作(S200)，控制电路500控制电压发生器700和地址解码器405，使得地址解码器405向结合到已选择的存储器单元的已选择的字线施加第一偏置读取电压(第一读取电压)VRDD(S210)。控制电路500向第一组页缓冲器PBG1施加第一位线设置信号BLSTP1以从第一时间点使第一组位线发展并且通过至少在第一发展时段期间顺序地执行第一感测操作和第二感测操作来感测区域RG3中的第一存储器单元的数据状态(S220)。
[0128] 控制电路500向第二组页缓冲器PBG2施加第二位线设置信号BLSTP2以从第一时间点之后的第二时间点使第二组位线发展并且通过至少在比第一发展时段短的第二发展时段期间顺序地执行第三感测操作和第四感测操作来感测区域RG2中的第二存储器单元的数据状态(S230)。基本上同时地或同时期地执行第一感测操作和第三感测操作，基本上同时地或同时期地执行第二感测操作和第四感测操作。区域RG3和区域RG4属于阈值电压分布ST2，区域RG1和RG2属于阈值电压分布ST1。
[0129] 单元计数器490基于区域RG3和区域RG2中的存储器单元的数据状态对区域RG3中的导通单元(on cell)的第一数量nC1进行计数并对区域RG2中的导通单元的第二数量nC2进行计数(S240)，并向控制电路500提供第一数量nC1和第二数量nC2。控制电路500基于例如第一数量nC1和第二数量nC2的比较来搜索谷，并基于搜索到的谷执行第二读取操作(S250)。
[0130] 通过第一感测操作将区域RG3和区域RG4中的存储器单元感测为截止单元(off cell)，通过第二感测操作将区域RG3中的存储器单元感测为截止单元。此外，通过第三感测操作将区域RG2、区域RG3和区域RG4中的存储器单元感测为截止单元，通过第四感测操作将区域RG2中的存储器单元感测为截止单元。
[0131] 图17是用于描述根据示例实施例的OCVS读取操作的时序图。
[0132] 参照图17，可以通过在不同的发展时段期间在相同的时间点顺序地锁存感测节点来执行OCVS读取操作。
[0133] 从时间点T0到时间点T11，可以执行预充电操作。可以对分别连接到页缓冲器411～412n的位线BL1到BL2n和感测节点SO进行充电以执行预充电操作。例如，当激活位线电压控制信号BLSHF、位线选择信号BLSLT、负载信号LOAD1和LOAD2以及位线设置信号BLSTP1和BLSTP2时，可以将感测节点SO和位线BL1～BL2n中的每个预充电到特定的电平。
[0134] 在时间点T11，当负载信号LOAD1和第一位线设置信号BLSTP1以高电平进行去激活时(例如，对负载信号LOAD1和第一位线设置信号BLSTP1施加高电平)，可以将在第一组页缓冲器PBG1中的预充电电路中的PMOS晶体管截止，因此可以中断从电源电压Vdd到感测节点SO的电流供应。在时间点T11之后的时间点T12，当负载信号LOAD2和第二位线设置信号BLSTP2以高电平进行去激活时，可以将在第二组页缓冲器PBG2中的预充电电路中的PMOS晶体管截止，因此可以中断从电源电压Vdd到感测节点SO的电流供应。
[0135] 可以根据基于存储器单元是导通还是截止而流入位线BL的电流的大小来改变第一组页缓冲器PBG1中的每个中的感测节点SO的电平和第二组页缓冲器PBG2中的每个中的感测节点SO的电平。当已选择的存储器单元是导通单元时，流入位线的电流可以相对较大。因此，可以相对快速地降低感测节点SO的电平。另一方面，当已选择的存储器单元是截止单元时，感测节点SO的电平可以保持在几乎恒定的电平处。
[0136] 然而，分布在谷周围的阈值电压的存储器单元可以是位于在导通单元与截止单元之间的边界处的存储器单元。因此，存储器单元的导通单元与截止单元之间的区别可以根据发展时间而改变。也就是说，即使发展时间略微减小，也可以将分布在谷周围的阈值电压的存储器单元中的每个确定为截止单元。另一方面，即使发展时间略微增加，也可以将分布在谷周围的阈值电压的存储器单元中的每个确定为导通单元。
[0137] 也就是说，在具有与将向字线提供的读取电压电平类似的阈值电压电平的存储器单元中，可以通过缩短发展时间来与使用降低的读取电压的感测操作类似地或以与使用降低的读取电压的感测操作相同的方式执行感测操作。通过区分发展开始时间点在不同发展时段期间同时地或同时期地感测感测节点SO的步骤可以与改变字线电压的步骤和感测位线的步骤相同。
[0138] 在时间点T13与时间点T14之间，将感测节点SO的逻辑电平锁存在锁存器441中。
[0139] 图18和图19是用于描述根据示例实施例的OCVS读取操作的时序图。
[0140] 图18示出了第一组页缓冲器的操作，图19示出了第二组页缓冲器的操作。
[0141] 参照图18和图19，第一组页缓冲器PBG1从时间点T0到时间点T1对感测节点SO进行预充电，并且从时间点T1到时间点T4使第一组位线发展。第二组页缓冲器PBG2从时间点T0到时间点T2对感测节点SO进行预充电，并且从时间点T2到时间点T4使第二组位线发展。时间点T2在时间点T1之后。
[0142] 第一组页缓冲器PBG1在时间点T3执行第一感测操作，并在时间点T5执行第二感测操作。第二组页缓冲器PBG2在时间点T3执行第三感测操作，并在时间点T5执行第四感测操作。第一组页缓冲器PBG1中的每个中的感测节点SO的断路电平TL1对应于第一电压V11，第二组页缓冲器PBG2中的每个中的感测节点SO的断路电平TL2对应于第二电压V12。第一电压V11小于第二电压V12。
[0143] 第一组页缓冲器PBG1和第二组页缓冲器PBG2从时间点T6到时间点T7对感测节点SO进行再预充电(例如，再次对感测节点SO进行预充电)，从时间点T7和时间点T8使第一组位线和第二组位线进行发展，通过在时间点T7与时间点T8之间在感测锁存电路440中向晶体管MT3施加刷新信号RFR并且向晶体管MT2施加复位信号RST来重置锁存器441，并且通过在时间点T8与时间点T9之间对感测节点SO进行感测来输出数据。
[0144] 在图18和图19中，VSO表示感测节点的电压电平，附图标记611～614分别表示连接到图16中的区域RG1～RG4中的存储器单元的位线的电压。在图18和图19中，时间点T0与时间点T6之间的操作可以对应于第一读取操作，时间点T6与时间点T9之间的操作可以对应于第二读取操作。
[0145] 图20示出了第二组页缓冲器中的每个中的锁存器的状态，图21示出了第一组页缓冲器中的每个中的锁存器的状态。
[0146] 在图20和图21中，页缓冲器中的每个中的锁存器初始设置为高电平。
[0147] 参照图20，当第二组页缓冲器PBG2通过激活复位信号RST来执行第三感测操作nS_Sensing时，结合到导通单元中的每个的锁存器保持高电平，并且结合到截止单元中的每个的锁存器翻转到低电平。当第二组页缓冲器PBG2通过激活置位信号SET来执行第四感测操作S_Sensing时，结合到区域RG2中的导通单元中的每个的锁存器保持低电平，并且结合到截止单元中的每个的锁存器翻转到高电平。因此，单元计数器490可以通过基于第四感测操作的结果对其锁存器具有低电平的单元进行计数来生成第二数量nC2。
[0148] 参照图21，当第一组页缓冲器PBG1通过激活复位信号RST来执行第一感测操作nS_Sensing时，结合到导通单元中的每个的锁存器保持高电平，并且结合到截止单元中的每个的锁存器翻转到低电平。当第一组页缓冲器PBG1通过激活置位信号SET来执行第二感测操作S_Sensing时，结合到区域RG3中的导通单元中的每个的锁存器保持低电平，并且结合到截止单元中的每个的锁存器翻转到高电平。因此，单元计数器490可以通过基于第二感测操作的结果对其锁存器具有低电平的单元进行计数来生成第一数量nC1。
[0149] 图22A至图22C是示出OCVS读取操作中的第一读取操作的结果的图。
[0150] 参照图22A，根据第二感测操作和第四感测操作的结果，第一数量nC1与第二数量nC2之间的差大于参考值REF并且第一数量nC1小于第二数量nC2，这对应于第二种情况。第二种情况表示谷比对应于第一读取电压VRDD的阈值电压小，控制电路500向已选择的字线施加大于第一读取电压VRDD的第二读取电压，并且页缓冲器电路410执行第二读取操作。
[0151] 参照图22B，根据第二感测操作和第四感测操作的结果，第一数量nC1与第二数量nC2之间的差等于或小于参考值REF，这对应于第一情况。第一种情况表示谷处于对应于第一读取电压VRDD的阈值电压附近，控制电路500向已选择的字线施加第一读取电压VRDD，并且页缓冲器电路410执行第二读取操作。
[0152] 参照图22C，根据第二感测操作和第四感测操作的结果，第一数量nC1与第二数量nC2之间的差大于参考值REF，并且第一数量nC1大于第二数量nC2，对应于第三种情况。第三种情况表示谷比对应于第一读取电压VRDD的阈值电压大，控制电路500向已选择的字线施加小于第一读取电压VRDD的第二读取电压，并且页缓冲器电路410执行第二读取操作。
[0153] 图23是示出对存储器单元的读取操作的图。
[0154] 参照图23，读取操作可以通过关于每单元存储有3比特数据的三级单元(TLC)的页来公开。
[0155] 为了读取最低有效位(LSB)页，可以向已选择的存储器单元的字线提供读取电压VRD1。此外，可以基于读取电压VRD1感测已选择的存储器单元是导通还是截止，并且可以将与已选择的存储器单元是导通还是截止有关的信息存储在多个锁存器中的一个中。可以根据具有比读取电压VRD1低的阈值电压的存储器单元(例如，导通单元)的感测结果来锁存逻辑高。可以根据具有等于或高于读取电压VRD1的阈值电压的存储器单元(例如，截止单元)的感测结果来锁存逻辑低。
[0156] 接下来，可以向已选择的存储器单元的字线提供读取电压VRD5。此外，基于读取电压VRD5感测为导通单元的存储器单元可以保持先前锁存的逻辑低。此外，基于读取电压VRD5感测为截止单元的存储器单元可以保持通过反转先前锁存的逻辑低而获得的逻辑高。在这样的处理完成之后，可以输出LSB页的读取结果。
[0157] 为了读取中央有效位(CSB)页，可以向已选择的存储器单元的字线提供读取电压VRD2。此外，可以在与基于读取电压VRD2将其中的每个感测为导通单元的存储器单元对应的页缓冲器中锁存逻辑高，可以在与基于读取电压VRD2将其中的每个感测为截止单元的存储器单元对应的页缓冲器中锁存逻辑低。接下来，可以向已选择的存储器单元的字线提供读取电压VRD4。此外，可以在与基于读取电压VRD4将其中的每个感测为导通单元的存储器单元对应的页缓冲器中保持先前感测的逻辑值，可以在与基于读取电压VRD4将其中的每个感测为截止单元的存储器单元对应的页缓冲器中锁存逻辑高。最后，可以向已选择的存储器单元的字线提供读取电压VRD6。可以在与基于读取电压VRD6将其中的每个感测为导通单元的存储器单元对应的页缓冲器中保持先前感测的逻辑值，可以在与基于读取电压VRD6将其中的每个感测为截止单元的存储器单元对应的页缓冲器中锁存逻辑低。
[0158] 为了读取最高有效位(MSB)页，可以向已选择的存储器单元的字线提供读取电压VRD3。此外，可以基于读取电压VRD3感测已选择的存储器单元是导通还是截止，并且可以将与已选择的存储器单元是导通还是截止有关的信息存储在多个锁存器中的一个中。可以在与基于读取电压VRD3将其中的每个感测为导通单元的存储器单元对应的页缓冲器中锁存逻辑高，可以在与基于读取电压VRD3将其中的每个感测为截止单元的存储器单元对应的页缓冲器中锁存逻辑低。
[0159] 接下来，可以向已选择的存储器单元的字线提供读取电压VRD7。此外，与基于读取电压VRD7将其中的每个感测为导通单元的存储器单元对应的页缓冲器中的逻辑值可以保持为先前感测的逻辑值。与基于读取电压VRD7将其中的每个感测为截止单元的存储器单元对应的页缓冲器可以保持通过反转先前锁存的逻辑低而获得的逻辑高。在这样的处理完成之后，可以输出MSB页的读取结果。
[0160] 综上，将三级单元(TLC)的读取操作作为示例进行描述。在读取操作期间，由于存储器单元的劣化会发生读取失败。根据发明构思的示例实施例的非易失性存储器装置200可以执行OCVS读取操作以基于外部请求或内部确定来提供高可靠性，并且可以向外部装置提供结果。
[0161] 图24是用于描述根据示例实施例的对MSB页的OCVS读取操作的应用的时序图。
[0162] 参照图24，为了读取MSB页，可以执行基于读取电压VRD7的OCVS模式的读取操作。接下来，可以基于读取电压VRD3执行正常读取操作，并且在正常读取操作的预充电时段期间可以对单元进行计数并可以选择锁存器组。可以在基于读取电压VRD3的读取操作之后执行读取恢复操作。
[0163] 图25是示出根据示例实施例的操作非易失性存储器装置的方法的流程图。
[0164] 参照图25，非易失性存储器装置200响应于编程指令对存储器单元阵列300的第一页中的随机化数据进行编程，使得多个存储器单元中的每个存储器单元将多个数据比特存储为与逻辑状态对应的多个阈值电压分布中的一个(S410)。
[0165] 非易失性存储器装置200接收读取命令和地址(S420)。当读取命令指示对第一页执行OCVS读取模式时，页缓冲器电路410通过执行OCVS读取操作来搜索谷，基于搜索到的谷执行第二读取操作并输出数据(S430)。
[0166] 图26是示出根据示例实施例的固态盘或固态驱动器(SSD)的框图。
[0167] 参照图26，SSD 1000包括SSD控制器1200和多个非易失性存储器装置(NVM)1100。
[0168] 非易失性存储器装置1100可被可选地供应有外部高电压(或第二电源电压)VPP。每个非易失性存储器装置1100可以包括图3的非易失性存储器装置200。因此，非易失性存储器装置1100中的每个可以通过执行OCVS读取操作来搜索谷，并且基于搜索到的谷执行第二读取操作。因此，非易失性存储器装置1100中的每个可以减少在读取数据中的错误。
[0169] SSD控制器1200可以通过多个通道CH1至CHi连接到非易失性存储器装置1100。SSD控制器1200包括一个或更多个处理器1210、缓冲器存储器1220、ECC块1230、主机接口1250和非易失性存储器接口1260。根据一些示例实施例，ECC块1230、主机接口1250和/或非易失性存储器接口1260可以使用处理电路来实现。
[0170] 缓冲器存储器1220可以存贮用于驱动SSD控制器1200的数据。缓冲器存储器1220可以包括均存贮数据或命令的多条存储器线。ECC块1230可以对在写入操作时将要编程的数据的纠错码值进行计算，并且在读取操作时利用纠错码值对读取数据的错误进行校正。在数据恢复操作中，ECC块1230可以对从非易失性存储器装置1100恢复的数据的错误进行校正。
[0171] 根据示例实施例，在片上谷搜索操作期间，第一组页缓冲器和第二组页缓冲器可以在具有不同发展开始的时间点的发展时段期间顺序地对感测节点进行两次感测，通过基于感测结果对单元进行计数来搜索谷，并且基于搜索到的谷执行第二读取操作。因此，非易失性存储器装置1100可以减少读取数据中的错误并且可以增强每个片上(例如，每个非易失性存储器装置1100)的性能。
[0172] 根据示例实施例的非易失性存储器装置或存储装置可以使用各种封装类型或封装构造来进行封装。
[0173] 本公开可被应用于包括非易失性存储器装置的各种电子装置。例如，本公开可被应用于以下系统：诸如，移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字TV、机顶盒、便携式游戏控制台、导航系统等。
[0174] 上述方法的各种操作可以由能够执行操作的任何合适的装置(诸如，处理电路)来执行。
[0175] 所述软件可以包括用于实现逻辑功能的可执行指令的有序列表，并且可以在任何“处理器可读介质”中实施以供指令执行系统、设备或装置(诸如，单核或多核处理器或包含处理器的系统)使用或与它们结合使用。
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