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用于斩波放大器的加电重置和相位比较器

阅读:805发布:2020-05-08

专利汇可以提供用于斩波放大器的加电重置和相位比较器专利检索,专利查询,专利分析的服务。并且一种装置包括: 放大器 ;输入端口;第一 调制器 电路 ,该第一调制器电路连接到输入端口;以及校正电路。校正电路被配置为确定输入端口的共模 电压 并接收第一时钟 信号 。校正电路被进一步配置为至少部分地基于输入端口的共模电压来操作第一 时钟信号 以生成第二时钟信号。针对第一调制器电路产生第二时钟信号。校正电路被进一步配置为确定第二时钟信号是否与第三时钟信号异相,并且基于确定第二时钟信号与第三时钟信号异相来重置第二时钟信号。,下面是用于斩波放大器的加电重置和相位比较器专利的具体信息内容。

1.一种装置,包括:
放大器
输入端口;
第一调制器电路,所述第一调制器电路连接到所述输入端口;和
校正电路,所述校正电路被配置为:
确定所述输入端口的共模电压
接收第一时钟信号
至少部分地基于所述输入端口的所述共模电压来操作所述第一时钟信号以生成第二时钟信号,所述第二时钟信号针对所述第一调制器电路产生;
确定所述第二时钟信号是否与第三时钟信号异相;以及
基于确定所述第二时钟信号与所述第三时钟信号异相,重
置所述第二时钟信号。
2.根据权利要求1所述的装置,还包括反馈端口和连接到所述反馈端口的第二调制器电路,其中:
针对所述第二调制器电路产生所述第三时钟信号;并且
所述校正电路被进一步配置为:
从所述第二调制器电路确定所述反馈端口的共模电压;
确定所述反馈端口的所述共模电压的电压事件是否已发生;以及
基于以下确定来重置所述第二时钟信号并重置所述第三时钟信号:
确定所述反馈端口的所述共模电压的所述电压事件的发生;
或者
确定产生的所述第二时钟信号与所述第三时钟信号异相。
3.根据权利要求1-2中任一项所述的装置,还包括连接到所述放大器的解调器电路,其中针对所述解调器电路产生所述第三时钟信号。
4.根据权利要求1-2中任一项所述的装置,还包括连接到所述放大器的解调器电路,其中:
针对所述解调器电路产生第四时钟信号;并且
所述校正电路被进一步配置为:
基于确定所述第二时钟信号与所述第四时钟信号或由所述校正电路评估的任何其它时钟信号异相来重置所述第二时钟信号、所述第四时钟信号和由所述校正电路评估的任何其它时钟信号。
5.根据权利要求3-4中任一项所述的装置,其中所述校正电路被进一步配置为确定与所述解调器电路相关联的电压事件是否已发生。
6.根据权利要求5所述的装置,其中所述校正电路被进一步配置为还基于确定与所述解调器电路相关联的所述电压事件已发生来重置所述第二时钟信号、所述第四时钟信号和由所述校正电路评估的任何其它时钟信号。
7.根据权利要求1-6中任一项所述的装置,其中所述放大器是运算放大器
8.根据权利要求1-6中任一项所述的装置,其中所述放大器是仪表放大器
9.根据权利要求1-8中任一项所述的装置,其中所述电压事件各自为由共模电压产生的欠电压事件、过电压事件或瞬变电压事件。
10.根据权利要求1-9中任一项所述的装置,其中对给定时钟信号的重置包括对分频器的重置。
11.一种系统,包括根据权利要求1-10中所述的装置中的任一者。
12.一种方法,包括:
确定放大器的输入端口的共模电压;
接收第一时钟信号;
至少部分地基于所述输入端口的所述共模电压来操作所述第一时钟信号以生成第二时钟信号,所述第二时钟信号针对所述放大器的第一调制器电路产生;
确定所述第二时钟信号是否与第三时钟信号异相;以及
基于确定所述第二时钟信号与所述第三时钟信号异相,重置所述第二时钟信号。
13.根据权利要求12所述的方法,其中针对所述放大器的第二调制器电路产生所述第三时钟信号,并且所述方法还包括:
从所述第二调制器电路确定反馈端口的共模电压;
确定所述反馈端口的所述共模电压的电压事件是否已发生;以及
基于以下确定来重置所述第二时钟信号并重置所述第三时钟信号:
确定所述反馈端口的所述共模电压的所述电压事件的发生;或者
确定产生的所述第二时钟信号与所述第三时钟信号异相。
14.根据权利要求12-13中任一项所述的方法,其中针对解调器电路产生所述第三时钟信号。
15.根据权利要求12-13中任一项所述的方法,其中:
针对解调器电路产生第四时钟信号;并且
还包括基于确定所述第二时钟信号与所述第四时钟信号或由所述校正电路评估的任何其它时钟信号异相来重置所述第二时钟信号、所述第四时钟信号和由所述校正电路评估的任何其它时钟信号。
16.根据权利要求14-15中任一项所述的方法,还包括确定与所述解调器电路相关联的电压事件是否已发生。
17.根据权利要求16所述的方法,还包括进一步基于确定与所述解调器电路相关联的所述电压事件已发生来重置所述第二时钟信号、所述第四时钟信号和由所述校正电路评估的任何其它时钟信号。
18.根据权利要求11-17中任一项所述的方法,其中所述放大器是运算放大器。
19.根据权利要求11-17中任一项所述的方法,其中所述放大器是仪表放大器。
20.根据权利要求11-19中任一项所述的方法,其中所述电压事件各自为由共模电压产生的欠电压事件、过电压事件或瞬变电压事件。
21.根据权利要求11-20中任一项所述的方法,其中对给定时钟信号的所述重置包括对分频器的重置。

说明书全文

用于斩波放大器的加电重置和相位比较器

[0001] 相关专利申请
[0002] 本申请要求2017年11月15日提交的美国临时专利申请62/586,540的优先权,该申请的内容据此全文并入。

技术领域

[0003] 本公开涉及用于电子设备的放大电路和放大器,并且更具体地涉及用于斩波放大器的加电重置和相位比较器。

背景技术

[0004] 仪表放大器可用于放大由传感器诸如应变计、热电偶或低端或高端电流感测电阻器生成的信号。由于这些信号在大多数情况下为直流(“DC”)或低频电压,并且具有约毫伏或甚至微伏的振幅,因此仪表放大器的检测极限由误差诸如其偏移电压和闪烁噪声来确定。为了校正这两个误差,一种常见方法是使用斩波,由此偏移电压和闪烁噪声由时钟信号向上调制至高于输入信号带宽的频率,其中它们不会对DC性能产生负面影响。
[0005] 可选择用于仪表放大器的间接反馈架构,其中反馈信号被施加到与输入信号不同的端口。这些可被称为电流反馈仪表放大器(“CFIA”)。输入端口和反馈端口中的每一者可需要电压至电流转换器(或跨导体),其目的是将输入电压和反馈电压转换为电流,然后减去这些电流以便闭合反馈回路。为了校正CFIA的偏移电压,必须将斩波施加到输入跨导体和反馈跨导体两者。
[0006] 输入跨导体和反馈跨导体可被设计成使得实现斩波的时钟具有分别取决于(或跟踪)输入共模(“CM”)电压和反馈共模(“CM”)电压的振幅。这些电压不一定相等。如本公开的实施方案所设想的,如果输入CM电压和反馈CM电压显著不同,即使是在短持续时间内,则对CM电压的依赖可导致输入时钟和反馈时钟变得不同步或异相。发明内容
[0007] 本公开的实施方案包括装置。该装置可包括:放大器;输入端口;第一调制器电路,该第一调制器电路连接到输入端口;以及校正电路,该校正电路被配置为确定输入端口的共模电压,接收第一时钟信号,至少部分地基于输入端口的共模电压来操作第一时钟信号以生成第二时钟信号,确定第二时钟信号是否与第三时钟信号异相,以及基于确定第二时钟信号与第三时钟信号异相来重置第二时钟信号。可针对第一调制器电路产生第二时钟信号。结合上述实施方案中的任一个,该装置还可包括反馈端口和连接到该反馈端口的第二调制器。在这种情况下,可针对第二调制器电路产生第三时钟信号,并且校正电路被进一步配置为从第二调制器电路确定反馈端口的共模电压,确定反馈端口的共模电压的电压事件是否已发生,以及基于确定反馈端口的共模电压的电压事件的发生或确定所产生的第二时钟信号与第三时钟信号异相来重置第二时钟信号并且重置第三时钟信号。结合上述实施方案中的任一个,控制装置还可包括解调器电路。在这种情况下,可针对解调器电路产生第三时钟信号,或者可针对解调器电路产生第四时钟信号。结合上述实施方案中的任一个,配置电路可被配置为将第二时钟信号与第三时钟信号进行比较,并且如果它们不相等,则重置第一调制器电路。结合上述实施方案中的任一个,配置电路可被配置为将第二时钟信号与第三时钟信号进行比较,并且如果它们不相等,则重置解调器电路。结合上述实施方案中的任一个,配置电路可被配置为将第二时钟信号与第四时钟信号进行比较,并且如果它们不相等,则重置第一调制器电路。结合上述实施方案中的任一个,配置电路可被配置为将第二时钟信号与第四时钟信号进行比较,并且如果它们不相等,则重置解调器电路。结合上述实施方案中的任一个,放大器可以是运算放大器。结合上述实施方案中的任一个,放大器可以是仪表放大器。结合上述实施方案中的任一个,校正电路被进一步配置为确定输入端口的共模电压的电压事件是否已发生。结合上述实施方案中的任一个,电压事件可为由输入端口的共模电压产生的欠电压事件、过电压事件或瞬变电压事件。结合上述实施方案中的任一个,校正电路还可被配置为基于确定输入端口的共模电压的电压事件的发生来重置第二时钟信号、第三时钟信号和第四时钟信号中的一者或多者。结合上述实施方案中的任一个,时钟信号的重置可包括分频器的重置。结合上述实施方案中的任一个,时钟信号可被配置为切换由调制器电路和解调器电路控制的输入。结合上述实施方案中的任一个,时钟信号可被配置为驱动调制器电路和解调器电路中的晶体管的栅极。
[0008] 本公开的实施方案可包括放大器。在一些实施方案中,放大器可以是运算放大器。在一些实施方案中,放大器可以是CFIA。放大器可包括上述实施方案的装置中的任一个。
[0009] 本公开的实施方案可包括系统。该系统可包括连接到上述实施方案的任何放大器或装置的输入的电压源。
[0010] 本公开的实施方案可包括方法。该方法可包括由装置、放大器或系统的上述实施方案中的任一个执行的操作。附图说明
[0011] 图1是根据本公开的实施方案的用于斩波器CFIA的系统的图示。
[0012] 图2A和图2B是根据本公开的实施方案的斩波器CFIA的部分的更详细的图示。
[0013] 图3是根据本公开的实施方案的分频器的图示。
[0014] 图4是根据本公开的实施方案的校正电路的图示。
[0015] 图5是根据本公开的实施方案的相位比较器的图示。
[0016] 图6是根据本公开的实施方案的运算放大器的图示。
[0017] 图7是根据本公开的实施方案的用于运算放大器的另一个校正电路的图示。

具体实施方式

[0018] 本公开的实施方案包括放大器。在实施方案中,放大器是运算放大器。在另一个实施方案中,放大器是CFIA。放大器包括输入端口和连接到输入端口的输入调制器。放大器包括校正电路。校正电路被配置为确定输入端口的共模电压,接收第一时钟信号,至少部分地基于输入端口的共模电压来操作第一时钟信号以生成第二时钟信号,确定第二时钟信号是否与第三时钟信号异相,以及基于确定第二时钟信号与第三时钟信号异相来重置第二时钟信号。在一个实施方案中,针对反馈调制器产生第三时钟信号。在另一个实施方案中,针对解调器产生第三时钟信号。在另一个实施方案中,针对反馈调制器产生第三时钟信号,并且针对解调器产生第四时钟信号。在实施方案中,放大器包括连接到反馈调制器的反馈端口。在该实施方案中,针对反馈调制器电路产生第三时钟信号,并且校正电路被进一步配置为从反馈调制器电路确定反馈端口的共模电压,确定反馈端口的共模电压的电压事件是否已发生,以及基于确定反馈端口的共模电压的电压事件的发生或确定所产生的第二时钟信号与第三时钟信号异相来重置第二时钟信号并且重置第三时钟信号。在其中放大器包括解调器电路的实施方案中,配置电路被配置为将第二时钟信号与针对解调器电路生成的时钟信号进行比较,并且如果它们不相等,则重置输入调制器电路。在另一个实施方案中,校正电路被配置为还重置解调器电路和反馈调制器电路(如果存在的话)。在实施方案中,校正电路被配置为确定输入端口的共模电压的电压事件是否已发生。在另一个实施方案中,电压事件是由输入端口的共模电压产生的欠电压事件、过电压事件或瞬变电压事件中的一者。
在另一个另外的实施方案中,校正电路被进一步配置为基于确定输入端口的共模电压或反馈端口的共模电压的电压事件的发生来重置第二时钟信号、第三时钟信号和第四时钟信号中的一者或多者。在各种实施方案中,时钟信号的重置包括分频器的重置。在各种实施方案中,时钟信号被配置为切换由调制器电路和解调器电路控制的输入。在各种实施方案中,时钟信号被配置为驱动调制器电路和解调器电路中的晶体管的栅极。
[0019] 图1是根据本公开的实施方案的用于CFIA 102的系统100的图示。CFIA 102可为斩波器CFIA。系统100可包括CFIA 102、信号源和输出108。第一信号源可被建模为添加到串联连接的两个差分电压源106A,106B的中点的共模电压源VCM 104。电压源106A,106B可各自具有差分电压(“DM”)除以2的电压,以VDM/2给出。电压源106A,106B可一起串联连接并在CFIA 102的一对输入端口VIN+和VIN之间连接。VCM 104可等于VIN+和VIN-的总和除以2。VDM可等于VIN+和VIN之间的差值。第二信号源可以是基准电压VREF 114。
[0020] CFIA 102可包括用于输入电压VIN+和VIN-的两个输入端口和用于反馈电压VFB和VREF的两个输入端口。输入电压可由VCM 104和电压源106A,106B描述。可通过包括电阻器RF 110和RG 112的电阻器网络从反馈给VFB端子输出电压VOUT 108接收反馈电压。RF 110的顶部端子可连接到VOUT108。RF 110的底部端子可连接到RG 112的顶部端子。RF 110的底部端子还可连接到CFIA 102的VFB输入端子。RG 112的底部端子可连接到基准电压VREF 114,该基准电压还可在VREF端子处输入到CFIA 102中。
[0021] CFIA 102可包括两个输入级。每个输入级可包括相应的跨导体124,126。跨导体124,126可分别分配给输入端口VIN+和VIN-和反馈端口VFB和VREF。跨导体124,126可各自为电压至电流转换器,其输出可在电流域中求和并传递至第二级放大器120。跨导体124,126中的每一个的输出可为差分输出。该输出可能容易出错,诸如偏移电压、低频噪声或1/f噪声(例如,闪烁噪声)和增益误差。为了校正跨导体124,126的偏移电压和闪烁噪声误差,一种方法是使用斩波,由此可分别在跨导体124,126的输入处使用调制器,诸如输入调制器122和反馈调制器128。因此,调制器122,128可为被实施为斩波器CFIA的“斩波器”CFIA 102。跨导体124,126的合计输出可在放大器120的输入处传递到解调器118。
[0022] 调制器122,128可被配置为周期性地交换其正极输入和负极输入。解调器118可被配置为撤销调制器122,128的操作。此类操作可由公共时钟控制。公共时钟可以是接收的时钟,或者可以由例如振荡器116生成。调制器122,128和解调器118可通过模拟电路、数字电路或它们的任何组合来实现。例如,调制器122,128可由金属化物半导体(MOS)晶体管来实现。调制器122,128的具体实施在下文图2A和图2B中更详细地示出。调制器122,128和解调器118的操作可被相应电路130,132,134控制、监测或换句话讲受到影响。电路130,132,134可被配置为执行感测(“S”)共模电压的一个或多个功能;移位(“S”)电压电平以匹配调制器122,128和解调器118的要求;以及执行分频(“D”)(“SSD”)。因此,电路130,132,134可被称为输入SSD电路130、反馈SSD电路132和解调器SSD电路134。输入SSD电路130、反馈SSD电路132和解调器SSD电路134可通过模拟电路、数字电路或它们的任何组合来实现。以下图
2A和图2B示出了输入SSD电路130、反馈SSD电路132和解调器SSD电路134的示例性具体实施。尽管示出为与调制器122,128和解调器118分开实施,但在各种实施方案中,输入SSD电路130可在调制器122内实现,反馈SSD电路132可在调制器128内实现,并且解调器SSD电路
134可在解调器118内实现。
[0023] 振荡器116能够以任何合适的方式实现,诸如通过R-C电路、模拟电路、数字电路或它们的任何组合来实现。振荡器116可被配置为向CFIA102的其它元件发出时钟信号CLK。可向输入SSD电路130、解调器SSD电路134和反馈SSD电路132提供CLK。输入SSD电路130、反馈SSD电路132和解调器SSD电路134可被配置为操作CLK以驱动调制器122,128和解调器118中的晶体管的栅极端子。输入SSD电路130、反馈SSD电路132和解调器SSD电路134可各自产生两个单独的信号-一般称为 和 信号 和 可通过对CLK的操作诸如对CLK进行电平移位和分频来生成。信号 和 可被配置为控制调制器122,128和解调器118的操作。具体地,输入SSD电路130可被配置为生成 和 反馈SSD电路132可被配置为生成 和并且解调器SSD电路134可被配置为生成 和 给定的一对 和 信号可为彼此相反
的、互补的或180°相移的型式。例如, 和 可各自为具有相同频率和彼此相反的振幅的方波。
[0024] 调制器122,128可被配置为周期性地交换跨导体124,126的相应负极输入和正极输入。通过交换跨导体124,126的正极输入和负极输入,可校正偏移电压和闪烁噪声。偏移电压可为由跨导体122,128或解调器118内的正极路径和负极路径之间的任何失配、由实现此类正极路径和负极路径的电路或晶体管的生产中的失配引起的误差。理想的是,此类路径在没有偏移的情况下将是完全对称的,但实际上可发生偏移,因为不能生产相同的晶体管。闪烁噪声可以是噪声功率与频率成反比的低频噪声。由于闪烁噪声与频率成反比,因此闪烁噪声在低频率(诸如靠近DC的那些频率)下最大。
[0025] 调制器122,128可被配置为以等于CLK频率的一半(或更小)的速率周期性地交换跨导体124,126的相应负极输入和正极输入。可通过将相应的 和 信号施加到调制器122,128的晶体管的栅极来交换跨导体124,126的正极输入和负极输入。 和 信号可部分地基于由输入SSD电路130和反馈SSD电路132执行的对跨导体124,126的输入的共模电压感测。例如, 和 可至少部分地基于在跨导体124的输入处感测到的共模电压由输入SSD电路130来生成。 和 可由反馈SSD电路132基于在跨导体126的输入处感测到的共模电压来生成。 和 可由解调器SSD电路134基于在放大器120的输入处感测到的共模电压来生成。解调器118可被配置为以等于CLK频率的一半(或更小)的速率周期性地交换放大器
120的相应负极输入和正极输入。可通过将相应的 和 信号施加到解调器118的晶体管的栅极来交换放大器120的正极输入和负极输入。放大器120的正极输入可以其他方式连接到跨导体124的负极输出和跨导体126的正极输出。放大器120的负极输入可以其他方式连接到跨导体124的正极输出和跨导体126的负极输出。通过交换放大器120的正极输入和负极输入,可校正偏移电压和闪烁噪声。解调器118可被配置为以根据控制信号 和 的频率的速率周期性地交换放大器120的相应负极输入和正极输入,该频率为CLK的一半(或更小),如将在下文进一步解释。解调器118可由一系列开关或晶体管实现以交换放大器120的正极输入和负极输入。开关或晶体管可由 和 信号控制。
[0026] 在一个实施方案中,输入SSD电路130、反馈SSD电路132和解调器SSD电路134可被配置为向校正电路101提供信息。例如,输入SSD电路130、反馈SSD电路132和解调器SSD电路134可被配置为向校正电路101提供信息(在图1中被标记为“SSDout”)。SSDout中的信息可包括信号 和 如上所述,这些信号可来源于CLK。输入SSD电路130、
反馈SSD电路132和解调器SSD电路134可被配置为向SSDout中的校正电路101提供其它合适的信息,诸如关于来自跨导体124,126和放大器120的输入的所感测的共模电压的信息。校正电路101可被配置为确保由输入SSD电路130、反馈SSD电路132和解调器SSD电路134使用的信号诸如 和 同相工作。更准确地说,校正电路101确保信号
和 相对于彼此同相工作,并且信号 和 相对于彼此同相工作。校正电
路101可被配置为通过向输入SSD电路130、反馈SSD电路132和解调器SSD电路134发出重置信号(图1中被标记为“重置”)来确保此类信号同相工作。校正电路101可由模拟电路、数字电路或它们的任何合适的组合来实现。校正电路101可包括加电重置电路、决策逻辑和相位比较器。校正电路101可用于任何合适的应用,诸如图1所示的斩波器CFIA,或用于其中必须确保不同电压域中的时钟同相工作的任何应用中。
[0027] 校正电路101可被配置为重置输入SSD电路130、反馈SSD电路132和解调器SSD电路134的部分。该重置可应用于输入SSD电路130、反馈SSD电路132和解调器SSD电路134的频率操作电路。重置可基于来自输入SSD电路130、反馈SSD电路132和解调器SSD电路134的彼此异相的 和 信号,或基于检测到的加电瞬变条件。
[0028] 图2A和图2B示出了根据本公开的实施方案的CFIA 102的部分的更详细视图,包括输入SSD电路130、反馈SSD电路132、解调器SSD电路134、调制器122、调制器128、解调器118、跨导体124、跨导体126和放大器120。输入SSD电路130可包括时钟(“CK”)电平移位器204、分频器202和共模感测电路206。反馈SSD电路132可包括CK电平移位器210、分频器208和共模感测电路212。解调器SSD电路134可包括CK电平移位器216、分频器214和共模感测电路218。CK电平移位器204,210,216、分频器202,208,214和共模感测电路206,212,218可通过模拟电路、数字电路或它们的任何合适的组合来实现。
[0029] 由振荡器116发出的CLK可为在0V和VDD之间振荡的给定频率下的方波,其中VDD可为振荡器的供电电压,其通常可为五伏特或更小。时钟信号可在CK电平移位器204,210,216处接收。
[0030] CM感测电路206可被配置为检测共模电压作为对跨导体124的输入。具体地,CM感测电路206可被配置为检测出现在输入VIN-和VIN+上的共模电压。CM感测电路206可被配置为监测端子VIN-和VIN+与跨导体124之间的任何点。CM感测电路206可被配置为输出所检测到的共模电压VCMI电平。CM感测电路206可被配置为将VCMI电压传递给CK电平移位器204。此外,CM感测电路206可被配置为向CK电平移位器204输出另一电压,该另一电压等于VCMI加上偏移电压VCK。VCK可为由CK电平移位器204执行的电平移位操作之后的CLK振幅。电压VCMI和(VCMI+VCK)可充当CK电平移位器204和分频器202的电源(未示出与分频器202的电源连接)。
[0031] CK电平移位器204可被配置为将所接收的时钟信号CLK的电压电平移位到与CFIA 102的所接收的输入电压的共模电压电平相匹配的电压域。如所接收的,CLK可在0V和VDD之间振荡。CLK可偏移至的电压电平可为输入端口的所感测的共模电压,其为VCMI并且可由(VIN++VIN-)/2给出。此类移位之后的所得信号可表示为CLKis。CK电平移位器204可由电压轨VCMI和(VCMI+VCK)供电。因此,CLKis的最小值可为VCMI,并且最大值可为(VCMI+VCK)。CLKis的振幅可为VCK。
[0032] CK电平移位器204可被配置为向分频器202提供CLKis。分频器202可被配置为划分CLKis的频率。例如,分频器202可将CLKis的频率除以2。分频器202可确保所得的分路信号时钟在电平偏移之后具有50%占空比。由CK电平移位器204执行的电平移位可能已损坏信号。如果所得信号不具有50%占空比,则可能导致不完整的偏移校正和增益误差。能够以任何合适的方式实现分频。
[0033] 分频器202可被配置为划分CLKis的频率并提供其结果。该分频信号能够以 给出。此外,分频器202可被配置为输出 其可为从 发生180°相移的互补信号。分频器202可被配置为向调制器122的不同晶体管的栅极提供 和 使得对跨导体124的输入周期性地反向。
[0034] 调制器122能够以任何合适的方式实现。例如,调制器122可包括MOS晶体管M1-M4。M1的源极和M2的源极可连接到VIN+。M3的源极和M4的源极可连接到VIN-。M1的漏极和M3的漏极可连接到跨导体124的正极输入。M2的漏极和M4的漏极可连接到跨导体124的负极输入。
M1和M4的栅极可连接到 而M2和M3的栅极可连接到 因此,在 较高且 较低的操作中,VIN+可被引导通过M1至跨导体124的正极输入,并且VIN-可被引导通过M4至跨导体124的负极输入。当 较低且 较高时,VIN+可被引导通过M2至跨导体124的负极输入,并且VIN-可被引导通过M3至跨导体124的正极输入。因此,来自VIN+和VIN-的输入可在施加到跨导体124的正极输入和负极输入时周期性地交换。
[0035] 反馈SSD电路132能够以与输入SSD电路130类似的方式实现。在反馈SSD电路132中,CM感测电路212可被配置为检测共模电压作为对跨导体126的输入。具体地,CM感测电路212可被配置为检测出现在输入VFB和VREF上的共模电压。CM感测电路212可被配置为监测端子VFB和VREF与跨导体126之间的任何点。CM感测电路212可被配置为输出所检测到的共模电压VCMF电平。CM感测电路212可被配置为将VCMF电压传递给CK电平移位器210。此外,CM感测电路212可被配置为向CK电平移位器210输出另一电压,该另一电压等于VCMF加上偏移电压VCK。
VCK可为由CK电平移位器210执行的电平移位操作之后的CLK振幅。由CK电平移位器210执行的电平移位操作之后CLK振幅无需与由CK电平移位器204执行的电平移位操作之后的CLK振幅相同。电压VCMF和(VCMF+VCK)可充当CK电平移位器210和分频器208的电源(未示出与分频器
208的电源连接)。
[0036] CK电平移位器210可被配置为将所接收的时钟信号CLK的电压电平移位到与CFIA 102的所接收的反馈电压的共模电压电平相匹配的电压域。如所接收的,CLK可在0V和VDD之间振荡。CLK可偏移至的电压电平可为反馈端口的所感测的共模电压,其为VCMF并且可由(VFB+VREF)/2给出。此类移位之后的所得信号可表示为CLKfs。CK电平移位器210可由电压轨VCMF和(VCMF+VCK)供电。因此,CLKfs的最小值可为VCMF,并且最大值可为(VCMF+VCK)。CLKis的振幅可为VCK。
[0037] CK电平移位器210可被配置为向分频器208提供CLKfs。分频器208可被配置为划分CLKfs的频率。例如,分频器208可将CLKfs的频率除以2。分频器208可确保所得的分路信号时钟在电平偏移之后具有50%占空比。由CK电平移位器208执行的电平移位可能已损坏信号。如果所得信号不具有50%占空比,则可能导致不完整的偏移校正和增益误差。能够以任何合适的方式实现分频。
[0038] 分频器208可被配置为划分CLKfs的频率并提供其结果。该分频信号能够以 给出。此外,分频器208可被配置为输出 其可为从 发生180°相移的互补信号。分频器208可被配置为向调制器128的不同晶体管的栅极提供 和 使得对跨导体126的输入周期性地反向。
[0039] 调制器128能够以任何合适的方式实现。例如,调制器128可包括MOS晶体管M5-M8。M5的源极和M6的源极可连接到VFB。M7的源极和M8的源极可连接到VREF。M5的漏极和M7的漏极可连接到跨导体126的正极输入。M6的漏极和M8的漏极可连接到跨导体126的负极输入。M5和M8的栅极可连接到 而M6和M7的栅极可连接到 因此,在 较高且 较低的操作
中,VFB可被引导通过M5至跨导体126的正极输入,并且VREF可被引导通过M8至跨导体126的负极输入。当 较低且 较高时,VFB可被引导通过M6至跨导体126的负极输入,并且VREF可被引导通过M7至跨导体126的正极输入。因此,来自VFB和VREF的输入可在施加到跨导体126的正极输入和负极输入时周期性地交换。
[0040] 解调器SSD电路134能够以与输入SSD电路130和反馈SSD电路132类似的方式实现。在解调器SSD电路134中,CM感测电路218可被配置为检测共模电压作为对放大器120的输入。具体地,CM感测电路218可被配置为检测出现在放大器120的正极输入上的共模电压(跨导体124的负极输出加上跨导体126的正极输出)和放大器120的负极输入(跨导体124的正极输出加上跨导体126的负极输出)。CM感测电路218可被配置为监测跨导体124,126的输出与放大器120的输入之间的任何点。CM感测电路218可被配置为输出所检测到的共模电压VCMD电平。CM感测电路218可被配置为将VCMD电压传递给CK电平移位器216。此外,CM感测电路
218可被配置为向CK电平移位器216输出另一电压,该另一电压等于VCMD加上偏移电压VCK。
VCK可为由CK电平移位器216执行的电平移位操作之后的CLK振幅。由CK电平移位器216执行的电平移位操作之后CLK振幅无需与由CK电平移位器204或由CK电平移位器210执行的电平移位操作之后的CLK振幅相同。电压VCMD和(VCMD+VCK)可充当CK电平移位器216和分频器214的电源(未示出与分频器208的电源连接)。
[0041] CK电平移位器216可被配置为将所接收的时钟信号CLK的电压电平移位到与放大器120的输入的共模电压电平相匹配的电压域。如所接收的,CLK可在0V和VDD之间振荡。CLK可偏移到的电压电平可为放大器120的输入的所感测的共模电压。此类移位之后的所得信号可表示为CLKds。CK电平移位器216可由电压轨VCMD和(VCMD+VCK)供电。因此,CLKds的最小值可为VCMD,并且最大值可为(VCMD+VCK)。CLKds的振幅可为VCK。
[0042] CK电平移位器216可被配置为向分频器214提供CLKds。分频器214可被配置为划分CLKds的频率。例如,分频器214可将CLKds的频率除以2。分频器214可确保所得的信号时钟在电平偏移之后具有50%占空比。由CK电平移位器216执行的电平移位可能已损坏信号。如果所得信号不具有50%占空比,则可能导致不完整的偏移校正和增益误差。能够以任何合适的方式实现分频。
[0043] 分频器214可被配置为划分CLKds的频率并提供其结果。该分频信号能够以 给出。此外,分频器214可被配置为输出 其可为从 发生180°相移的互补信号。分频器208可被配置为向解调器118的不同晶体管的栅极提供 和 使得对放大器120的输入周期性地反向。解调器118能够以任何合适的方式实现。
[0044] 解调器118能够以任何合适的方式实现。例如,解调器118可包括MOS晶体管M9-M12。M9的源极和M10的源极可连接到跨导体124和负极输出和跨导体126的正极输出。M11的源极和M12的源极可连接到跨导体124和正极输出和跨导体126的负极输出。M9的漏极和M11的漏极可连接到放大器120的正极输入。M10的漏极和M12的漏极可连接到放大器120的负极输入。M9和M12的栅极可连接到 而M10和M11的栅极可连接到 因此,在 较高且较低的操作中,跨导体124的负极输出和跨导体126的正极输出可被引导通过M9至放大器120的正极输入,并且跨导体124的正极输出和跨导体126的负极输出可被引导通过M12至放大器120的负极输入。当 较低且 较高时,跨导体124的负极输出和跨导体126的正极输出可被引导通过M10至放大器120的负极输入,并且跨导体124的正极输出和跨导体126的负极输出可被引导通过M11至放大器120的正极输入。因此,一方面,跨导体124的负极输出和跨导体126的正极输出以及另一方面,跨导体124的正极输出和跨导体126的负极输出可在施加到放大器120的正极输入和负极输入时周期性地交换。
[0045] 输入SSD电路130可被配置为接收CLK并操作CLK,以便生成 和 信号。对CLK的操作以生成 和 信号可至少部分地通过对VCMI的确定或感测来执行。例如,CK电平移位器204可被配置为使CLK的振幅从(0…VDD)的范围移位至(VCMI…VCMI+VCK)的范围。此外,CK电平移位器204可由电压轨VCMI和(VCMI+VCK)供电。此外,分频器202可由电压轨VCMI和(VCMI+VCK)供电。
[0046] 反馈SSD电路132可被配置为接收CLK并操作CLK,以便生成 和 信号。对CLK的操作以生成 和 信号可至少部分地通过对VCMF的确定或感测来执行。例如,CK电平移位器210可被配置为使CLK的振幅从(0…VDD)的范围移位至(VCMF…VCMF+VCK)的范围。此外,CK电平移位器210可由电压轨VCMF和(VCMF+VCK)供电。此外,分频器208可由电压轨VCMF和(VCMF+VCK)供电。
[0047] 解调器SSD电路134可被配置为接收CLK并操作CLK,以便生成 和 信号。对CLK的操作以生成 和 信号可至少部分地通过对VCMD的确定或感测来执行。例如,CK电平移位器216可被配置为使CLK的振幅从(0…VDD)的范围移位至(VCMD…VCMD+VCK)的范围。此外,CK电平移位器216可由电压轨VCMD和(VCMD+VCK)供电。此外,分频器214可由电压轨VCMD和(VCMD+VCK)供电。
[0048] 图3示出了根据本公开的实施方案的示例性分频器300。电路300可实现分频器202,208,214。
[0049] 分频可使用D触发器(“DFF”)304来执行。DFF 304时钟输入可由相应的CK电平移位器204,210,216的输出来驱动,并因此由CLKis、CLKfs或CLKds,取决于实现分频器300的SSD电路。DFF 304在其正极输出Q上产生具有相同振幅但具有其时钟输入频率的一半的信号。可通过以反馈方式将DFF 304的负极输出引导到DFF 304的D输入来实现分频。DFF304可包括用于将触发器状态初始化为已知值的重置输入。DFF 304可被配置为从校正电路101或任何其他合适的校正电路接收重置信号。如果SSD电路130,132,134的输出信号异相,更精确地,如果信号 和 相对于彼此异相,或如果信号 和 相对于彼此异相,则DFF 304可需要重置。此外,如果在CFIA 102的各个部分中观察到瞬变电压阶跃,则DFF 304可需要重置。这些可包括在输入共模电压、反馈共模电压或解调器共模电压中经历的功率瞬变阶跃。
[0050] 非重叠电路306可连接到DFF 304的输出。非重叠电路306可被配置为生成通常被称为 和 的单独信号。具体地,非重叠电路306可被配置为生成信号 和 和或 和 取决于实现分频器300的SSD电路。非重叠电路306可被配置为确保信号 和之间不存在重叠。
[0051] 分频器300,包括DFF 304和非重叠电路306,可由电压轨根据从相应的CM感测电路206,212,218接收到的信号来供电,这取决于实现分频器300的SSD电路。在输入SSD 130中,分频器300可具有正电压轨(VCMI+VCK)和负电压轨VCMI。因此,信号 和 可在最小值VCMI和最大值(VCMI+VCK)之间摆动。信号 和 可为彼此相反的、互补的或180°相移的型式,并且具有DFF 304的输出的频率和振幅。信号 和 的“on”或逻辑高信号值可能由于非重叠电路306而不彼此重叠,因此二者不同时等于(VCMI+VCK)。
[0052] 在反馈SSD 132中,分频器300可具有正电压轨(VCMF+VCK)和负电压轨VCMF。因此,信号 和 可在最小值VCMF和最大值(VCMF+VCK)之间摆动。信号 和 可为彼此相反的、互补的或180°相移的型式,并且具有DFF 304的输出的频率和振幅。信号 和 的“on”或逻辑高信号值可能由于非重叠电路306而不彼此重叠,因此二者不同时等于(VCMF+VCK)。
[0053] 在解调器SSD 134中,分频器300可具有正电压轨(CMD+VCK)和负电压轨VCMD。因此,信号 和 可在最小值VCMD和最大值(VCMD+VCK)之间摆动。信号 和 可为彼此相反的、互补的或180°相移的型式,并且具有DFF 304的输出的频率和振幅。信号 和 的“on”或逻辑高信号值可能由于非重叠电路306而不彼此重叠,因此二者不同时等于(VCMD+VCK)。
[0054] 共模电压VCMI、VCMF和VCMD可不同。因此,信号 和 和 以及 和 也可彼此不同。为了正确操作, 的相位与 的相位匹配可为必要的。此外, 和 的相位与 的相位匹配可为必要的。类似地, 的相位与 的相位匹配可为必要的。此外,和 的相位与 的相位匹配可为必要的。如果任何此类信号是异相的,则可能出现正反馈情况,并且CFIA 102可进入定状态。信号 和 由分频器300中的电路生成,该电路继而由CM感测电路206,212,218供电。因此,调制和解调操作取决于输入端口和反馈端口的共模电压,并且取决于跨导体124,126的输出。输入端口(VIN+,VIN-)、反馈端口(VREF,VFB)上、跨导体124,126的输出上的、或上电时的共模瞬变阶跃、跃迁或其它异常可因此使得信号 和 彼此异相,以及 和 彼此异相。因此,校正电路101可被配置为
在任何此类条件下通过DFF 304的重置输入来重置分频器300的实例,以确保信号关于相位保持同步。
[0055] 图4示出了根据本公开的实施方案的校正电路400。校正电路400可实现图1的校正电路101。电路400可被配置为确保信号控制调制器122,128和解调器118保持同步以避免正反馈情况。电路400可包括相位比较器430和加电重置(“POR”)电路406,408,434。
[0056] 校正电路400可被配置为通过发出重置信号来生成或控制DFF 304的启动值。POR电路406可从输入CM感测电路206连续地监测感测到的电压VCMI和(VCMI+VCK)。POR电路408可从反馈CM感测电路212连续地监测感测到的电压VCMF和(VCMF+VCK)。POR电路434可从解调器CM感测电路218连续地监测感测到的电压VCMD和(VCMD+VCK)。如果这些电压降至预设阈值以下,则POR电路406,408,434可监测这些电压并生成重置脉冲。POR电路406,408,434可保持重置脉冲,直到电压返回到高于预设阈值的平。预设阈值可对应于例如加电瞬变条件或如果VCMI、VCMF或VCMD超过其有效操作范围。
[0057] POR电路406,408,434可能无法检测到其中用于驱动调制器和解调器操作的 或信号变得不同步的所有情况。 或 信号可例如由于输入端口或反馈端口上的或供电电压上的短暂瞬态脉冲而变得不同步。因此,校正电路400还包括相位比较器430以连续地监测 或 信号,或它们的型式。
[0058] 分频器202,208,214可分别生成 和 信号,并且将这些信号(或这些信号的子集)经由电平移位器426,428,440传递到相位比较器430。电平移位器426,428,440可被配置为使信号 和 移位至适合于相位比较
器430的电压电平。
[0059] 相位比较器430可能只需要比较一组信号中的信号 和 (由电平移位器426,428,440移位);或 和 (由电平移位器426,428,440移位)-针对彼此。一组此类信号中的误差也将表现在另一组信号中。因此,仅一组信号 和 (由电平移位器426,428,440移位);或 和 (由电平移位器426,428,440移位)-可能需要由相位比较器430进行比较。因此,电平移位器426,428,440可能仅分别发送 的移位型式至相位比较器,或仅分别发送 和 的移位型式至相位比较器430。电平移位器426,428,440的输出可分别称为 和 信号 可包括 或 中的
一者。信号 可包括 或 中的一者。信号 可包括 或 中的一者。
[0060] 相位比较器430可被配置为每当相位比较器430检测到以下中的一者或多者之间的异相情况时生成重置脉冲: 与 与 或 与 在各种实施方案中,可由相位比较器进行一次、两次或一共三次此类比较。相位比较器430的示例性具体实施在下文图5中示出。可将重置脉冲发送至逻辑部件432的OR实现。只要检测到异相情况,就可以保持重置脉冲。
[0061] 如果POR电路406、POR电路408、POR电路434或相位比较器430中的至少一者生成重置脉冲,则逻辑部件432可被配置为输出被发送到电平移位器414,416,438的重置信号,以分别生成重置脉冲重置IN、重置FB和重置DMOD。电平移位器414,416,438可被配置为将重置信号的振幅与分频器202,208,214期望的水平相匹配。可将重置IN、重置FB和重置DMOD脉冲发送至分频器202,204和214中的DFF的“重置”输入。可保持重置脉冲,直到POR电路406,408,434的输入上的所感测到的电压恢复到可接受的水平,或直到由相位比较器430检测到的异相条件被移除。
[0062] 校正电路400因此可被配置为执行时钟恢复。因此,校正电路400可被配置为监测高侧供应,包括输入电压端口和反馈输入端口上感测到的共模电压,并且如果这些电压超过有效的工作范围,则执行重置操作。因此,校正电路400可被配置为在欠电压(即POR函数)情况下重置分频器202,208,214的DFF 304。因此,校正电路400可被配置为监测时钟信号并确保时钟信号在POR事件之后同相开始。因此,如果由于非欠电压事件而检测到异相情况,则校正电路400可被配置为重置DFF 304。因此,校正电路400可被配置为确保所有时钟在CFIA 102中同步,从而避免正反馈情况。POR事件或电压事件可包括欠电压、过电压或功率瞬变事件。
[0063] POR电路406,408,434可通过任何合适的电路来实现。POR电路可包括比较器,该比较器将接收到的电压(诸如VCMI+VCK或VCMF+VCK或VCMD+VCK)与固定基准进行比较。该基准可为例如预期值的75%。如果DC电压(VCMI+VCK)或(VCMF+VCK)或(VCMD+VCK)降低到低于其预期值的75%,则比较器输出将变为逻辑高。POR电路406,408,434的输出可分别由电平移位器410,
412,436移位,并作为输入馈送至逻辑部件432。
[0064] 相位比较器430可通过任何合适的电路来实现。例如,可利用XOR逻辑操作来实现相位比较器430。信号 可与 进行比较,并且如果其相等,则相位比较器430的XOR逻辑可变为有源的(高)并且经由逻辑部件432和电平移位器414,416,438触发重置信号重置IN、重置FB、重置DMOD。类似地, 或 可与 进行比较,并且如果其相等,则单独的XOR逻辑可变为有源的(高)并且经由逻辑部件432和电平移位器414,416,438触发重置信号重置IN、重置FB、重置DMOD。
[0065] 图4的其它元件可由数字或模拟电路的任何合适的组合来实现。
[0066] 在各种实施方案中,校正电路400可被配置为仅执行图4所示的监测能的子集。例如,校正电路400可被配置为仅监测来自输入端口和反馈端口的共模电压。在这种情况下,可能不使用解调器POR 434、移位器436、移位器438和移位器440。此外,相位比较器430可能仅被配置为将 与 进行比较,而不与 进行任何比较。
[0067] 图5示出了根据本公开的实施方案的相位比较器500的示例性具体实施。相位比较器500可实现图4的相位比较器430。
[0068] 相位比较器500可包括用于比较来自一组信号 和 的一对信号的逻辑级550和用于比较来自一组信号 和 的不同对的信号的另一个逻辑级552。
在图5的示例中,逻辑级550可被配置为比较信号 和 而逻辑级552可被配置为比较信号 和 这些比较的组合可确保如果信号 和 之间存在任何差
异则可生成重置。在另一个示例中,逻辑级550可被配置为比较信号 和 而逻辑级
552可被配置为比较信号 和 只要检测到信号 和 之间的任何差异,
就可选择待由相应逻辑级550,552进行比较的任何合适的信号。在一些实施方案中,相位比较器500可被配置为仅评估一组信号 和 中的两个信号之间的差异。在此类
实施方案中,仅需要使用逻辑级550,552中的一个,并且相位比较器500的输出可以是该逻辑级的输出。
[0069] 相位比较器500可从电平移位器426,428,440接收 和 信号。这些可为例如经电平移位的 或 信号以用于逻辑运算。
[0070] 在逻辑级550中,信号 和 可输入到XOR门502。如果 和 信号彼此异相,则可发出逻辑高值。电阻器504,506,508可彼此串联连接,从而导致输出。电容器512,
514,516可放置在电阻器504,506,508中的每一个的端子与地之间。由电阻器504,506,508和电容器512,514,516构造的RC网络可保留输出的逻辑高值,该输出的逻辑高值足以发出输出电压值以触发重置信号并且避免呈现用于瞬变的重置信号。
[0071] 类似地,可向XOR门518输入信号 和 如果 和 信号彼此异相,则可发出逻辑高值。电阻器520,522,524可彼此串联连接,从而导致输出。电容器526,528,530可放置在电阻器520,522,524中的每一个的端子与地之间。由电阻器520,522,524和电容器
526,528,530构造的RC网络可保留输出的逻辑高值,该输出的逻辑高值足以发出输出电压值以触发重置信号并且避免呈现用于瞬变的重置信号。
[0072] 通过相应RC网络引导的来自XOR门502,528的输出可被输入到OR门532中。因此,如果 和 彼此异相或如果 和 彼此异相,则相位比较器500可被配置为在其输出上发出重置信号。
[0073] 图6是根据本公开的实施方案的可使用校正电路的实例的运算放大器(“op-amp”)602的图示。运算放大器602可采用共模感测,其中一个电压域是在运算放大器602的输入共模电压下的输入调制器622的电压域,而另一个电压域是在第一级跨导体624的输出处的解调器618的电压域。
[0074] 运算放大器602可包括差分输入VIN,该差分输入等于(VIN+-VIN-)。
[0075] 输入调制器622可连接在VIN端口和跨导体624的输入之间。否则,输入调制器622可被实现为调制器122或调制器128的实例。解调器618可连接在跨导体624的输出和第二级放大器620的输入之间。否则,解调器618可被实现为解调器118的实例。振荡器616可以与图1的振荡器116相同的方式实现。
[0076] 运算放大器602可包括输入SSD电路630和解调器SSD电路638。输入SSD电路630和解调器SSD电路638可以与图1,图2A和图2B的SSD电路130,134相同的方式实现。输入SSD电路630可包括输入CM感测电路632、输入CK电平移位器634和输入分频器636。解调器SSD电路638可包括解调器CM感测电路640、解调器CK电平移位器642和解调器分频器644。输入SSD电路630和解调器SSD电路638可从振荡器616接收时钟信号CLK。
[0077] 通过输入CM感测电路632,输入SSD电路630可被配置为感测跨导体624的输入处的共模电压。输入CM感测电路632可被配置为向CK电平移位器634和分频器636提供所感测的共模电压VCMI和(VCMI+VCK)。CK电平移位器634可被配置为按照与上文在图2A和图2B的上下文中所述相同的方式根据所感测的共模电压改变CLK的电压范围,并且向输入分频器636提供CLK的移位型式。输入分频器636可使用如图3所示的DFF来实现,并且可被配置为划分其接收信号的频率并输出用于输入调制器622中的晶体管的栅极的控制信号。控制信号可表示为 和 输入SSD电路630可被配置为向校正电路601提供其信息并且接收来自校正电路601的重置信号以重置由输入分频器636产生的信号。
[0078] 通过解调器CM感测电路640,解调器SSD电路638可被配置为感测放大器620的输入处的共模电压。解调器CM感测电路640可被配置为向解调器CK电平移位器642和解调器分频器644提供所感测的共模电压VCMD和(VCMD+VCK)。解调器CK电平移位器644可被配置为按照与上文在图2A和图2B的上下文中所述相同的方式根据所感测的共模电压改变CLK的电压范围,并且向解调器分频器644提供CLK的移位型式。解调器分频器644可使用如图3所示的DFF来实现,并且可被配置为划分其接收信号的频率并输出用于解调器618中的晶体管的栅极的控制信号。控制信号可表示为 和 解调器SSD电路638可被配置为向校正电路601提供其信息并且接收来自校正电路601的重置信号以重置由解调器分频器644产生的信号。
[0079] 如在CFIA 102的上下文中所述,信号 和 可相对于彼此异相。此外,信号和 可相对于彼此异相。校正电路601可被配置为检测此类条件并在此类条件下或在检测到的加电瞬变条件下将重置信号发送至SSD电路630,638。
[0080] 图7是根据本公开的实施方案的用于运算放大器的另一个校正电路700的图示。校正电路700可实现图6的校正电路601。校正电路700可被配置为对运算放大器602的SSD电路630,638、输入调制器622和解调器618执行异相校正。
[0081] 校正电路700能够以与校正电路400类似的方式来实现。校正电路700可包括分别以与输入POR 406、电平移位器410、电平移位器414、解调器POR 434、电平移位器436、电平移位器438、电平移位器426和电平移位器440相同方式实现的输入POR 706、电平移位器710、电平移位器714、解调器POR 734、电平移位器736、电平移位器738、电平移位器726和电平移位器740。校正电路700可包括相位比较器730。校正电路700可包括逻辑部件732,诸如OR门。
[0082] 输入POR 706可被配置为从输入CM感测电路632接收(VCMI+VCK)和VCMI。如果这些电压的值低于某些阈值,则输入POR 706可被配置为发出逻辑高重置信号,该逻辑高重置信号可被电平移位器710移位以被施加到逻辑部件732。
[0083] POR 734可被配置为从解调器CM感测电路640接收(VCMD+VCK)和VCMD。如果这些电压的值低于某些阈值,则解调器POR 734可被配置为发出逻辑高重置信号,该逻辑高重置信号可被电平移位器736移位以被施加到逻辑部件732。
[0084] 电平移位器726,740的输出可分别称为 和 信号 可包括 或 中的一者。信号 可包括 或 中的一者。
[0085] 相位比较器730可被配置为确定 和 的相位是否不匹配。如果相位不匹配,则相位比较器730可被配置为发出逻辑高重置信号作为输出。相位比较器730可在任何合适的实施方案中实现。例如,相位比较器730可通过相位比较器500的单个逻辑级实现,诸如逻辑级550,其中 和 是XOR门502的输入。在该具体实施中,逻辑级550的输出可为相位比较器730的输出。
[0086] 如果输入POR电路706、解调器POR电路734、或相位比较器730中的任一者发出逻辑高重置信号,则逻辑部件732可被配置为发出逻辑高重置信号。POR电路706、解调器POR电路734和相位比较器730可被配置为继续发出逻辑高重置信号,直到导致重置的条件被清除。
逻辑部件732可被配置为通过电平移位器714,738发出其输出,该电平移位器可分别产生重置IN和重置DMOD。可将重置IN引导至输入分频器636以用于重置其中的DFF。可将重置DMOD引导至解调器分频器644以用于重置其中的DFF。
[0087] 因此,如图所示,本公开的实施方案可用于利用CM感测的任何放大器,无论是低压放大器或高压放大器,还是运算放大器或仪表放大器。
[0088] 上述校正电路和放大器的元件可用模拟电路、数字电路或它们的任何合适的组合来实现。已根据一个或多个实施方案描述了本公开,并且应当理解,除了明确陈述的那些之外,许多等同物、替代物、变型和修改是可能的并且在本公开的范围内。虽然本公开易受各种修改形式和替代形式的影响,但是其具体示例性实施方案已经在附图中示出并且在本文中详细描述。然而,应当理解,本文对具体示例性实施方案的描述并非旨在将本公开限于本文所公开的特定形式。
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