技术领域
[0001] 本
发明属于集成
电路技术领域，具体说是一种低失调高精度静态比较器。
背景技术
[0002] 对两个或多个数据项进行比较，以确定它们是否相等，或确定它们之间的大小关系及排列顺序称为比较。能够实现这种比较功能的电路或装置称为比较器。比较器是将一个模拟
电压信号与一个基准电压相比较的电路。比较器的两路输入为
模拟信号，输出则为二进制信号0或1，当输入电压的差值增大或减小且正负符号不变时，其输出保持恒定。
[0003] 比较器是模拟信号转换成
数字信号的重要电路，广泛应用于例如
传感器，
模数转换器，高速
接口电路等电路中。在高精度传感器，有电容校准
算法的模数转换器等应用场合，比较器的失调和精度会影响
输出信号的准确性，因此非常重要。但由于面积、芯片制造偏差、速度等因素的限制，不可能无线增加器件的尺寸，以求得很小的失调电压，而是需要对失调电压进行校准。比较器可分为动态比较器和静态比较器，动态比较器速度快，功耗小，失调大；静态比较器功耗大，失调小。现有的静态比较器通常由预
放大器和
锁存器组成，预放大器的失调会直接等效到输入，存在功耗大、失调电压高、精度低的问题。
[0004] 例如在
现有技术中，中国
专利文献CN106059587B(公告日2019-04-23)公开了一种高速低失调电压比较器电路，其包括：三级前置的低增益高带宽预放大器电路和一级高速锁存电路，其中，锁存电路采用两对交叉耦合的正反馈结构，所以可以快速得到比较结果；前置预放大器电路的作用是将微弱的信号放大，一方面可以减小锁存器的传输延时，另一方面可以降低锁存器的等效输入失调电压。上述技术方案的失调电压并没有采用特别的校准方法，是将
预防大级数增加，自然降低latch的等效输入失调。
发明内容
[0005] 针对现有技术中存在的
缺陷，本发明的目的在于提供一种低失调高精度静态比较器，能够降低比较器的失调电压，提高比较器的精度并降低功耗。
[0006] 为实现上述目的，本发明采用的技术方案如下：
[0007] 一种低失调高精度静态比较器，包括：
[0008]
偏置电路，用于控制偏置
电流源，调整
电阻值即基准电流的输出值；
[0009] 第一级放大器、第二级放大器、第三级放大器，用于逐级放大
输入信号；
[0010] 锁存电路，用于锁存输入信号，并输出给锁存输出级；
[0011] 锁存输出级，用于接收所述锁存电路的信号，并将锁存信号放大至全摆幅，增强输出信号的驱
动能力；
[0012] 数字控制逻辑，用于接收所述锁存输出级的信号，进行电平判断后控制可控电流源，从而对比较器的失调进行校准；
[0013] 其中，所述偏置电路产生偏置电流，提供给第一级放大器、第二级放大器、第三级放大器，第一级放大器接收输入信号并进行放大，输出给第二级放大器，第二级放大器放大输入信号后，输出给第三级放大器，第三级放大器将输入信号放大到较大的范围后，输出给锁存电路，锁存电路通过正反馈快速锁存输入
差分信号，至接近满摆幅，最终的锁存输出级驱动将锁存信号放大至全摆幅，并增强输出信号的驱动能力，数字控制逻辑接收所述锁存输出级的信号，进行电平判断后控制第一放大器和第二放大器的电流负载，从而对比较器的失调进行校准。
[0014] 进一步，所述的偏置电路由PMOS管M0和电阻R1,R2,R3,
开关S1～S3组成；
[0015] 其中，所述PMOS管M0的源级接电源，栅极与漏极连接，开关S1与R1，开关S2与R2，开关S3与R3分别并联后
串联，一端接地，另一端接M0的漏极。
[0016] 进一步，所述的第一级放大器由PMOS管M1～M3,I1～I2组成，所述的第二级放大器由MOS管M4～M6,I3～I4组成，所述的第三级放大器由MOS管M7～M11组成，其中I1～I4为可控电流源；
[0017] 其中，所述的PMOS管M3,M4,M7作为镜像电流源，栅极与M0的栅极相接，源级均连接
电源电压，漏端接差分输入PMOS管M1/M2,M5/M6,M8/M9的源级；M3的漏端连接输入差分对管M1和M2的源端，M1和M2的漏端分别连接可控电流源I1和I2的一端，可控电流源I1和I2的另一端接地；第一级放大器的差分输出信号，接到M5和M6的栅极，M5和M6的漏端分别连接可控电流源I3和I4的一端，可控电流源I3和I4的另一端接地；第二级放大器的输出信号连接PMOS管M8和M9的栅极，M8和M9的漏极分别连接
二极管连接的NMOS管M10和M11的漏端、栅端，M10和M11的源级接地。
[0018] 进一步，所述的第一级放大器、第二级放大器、第三级放大器的放大倍数为5倍。
[0019] 进一步，所述的锁存电路由MOS管M12～M22组成，所述的锁存输出级MOS管M23～M30组成；
[0020] 其中，所述的NMOS管M12～M15的源端接地，M12与M13的漏极相接，M14与M15的漏极相接，第三级放大器的差分输出信号分别接NMOS管M12和M15的栅极，M13和M14栅极与漏极互连成交叉耦合的正反馈结构，M16的源漏极分别接M12和M15的漏极，栅极与PMOS管M19,M20的栅极相接到CKB；M17的源端接M20的漏端，M17的漏端接M20的源端，M18的源端接M19的漏端，M18的漏端接M19的源端，分别连接正反馈锁存PMOS管M21和M22的漏极，M21和M22的源端接电源；
[0021] M24、M27和M29串联，M25、M28和M30串联，M23～M26的源级接电源，M23与M24并联，M25与M26并联；M24的栅极与M27的栅极相接，M25的栅极与M28的栅极相接，M23的栅极与M29的栅极相接，M26的栅极与M30的栅极相接；M25的栅极与M24的漏极相接，M24的栅极与M25的漏极相接，形成正反馈锁存结构。
[0022] 进一步，在比较器正常工作之前，对比较器进行校准，在没有数字控制逻辑的控制时，电流源I1和I2，I3和I4是输出相等的电流值，数字控制逻辑首先调整I1和I2的电流，使I1和I2输出电流产生差别，以抵消等效的输入offset Vos，直至输出信号OUT翻转，并被数字控制逻辑检测后，确定I1和I2的电流值，存储此时
控制信号，并在比较器正常工作时，采用此控制信号进行工作；之后采用同样的方法校准第二级放大器I3和I4的值。
[0023] 本发明的有益效果在于：采用本发明所述的一种低失调高精度静态比较器，可以降低比较器的失调电压，提高比较器的精度并降低功耗。具体来说，由于本发明采用了三级放大器，因而可以增加比较器的校准精度；对前两级放大器通过可控电流源进行失调校准，降低比较器的失调；采用可控的偏置电流源可以适当降低功耗。
附图说明
[0024] 图1是本发明具体实施方式中所述的一种低失调高精度静态比较器的电路原理图；
[0025] 图2是本发明具体实施方式中所述的比较器的输出码型
频谱分析图。
具体实施方式
[0026] 下面结合
说明书附图与具体实施方式对本发明做进一步的详细说明。
[0027] 本发明提出一种带有失调校准的新型比较器架构，其由自偏置电路、第一级放大器、第二级放大器、第三级放大器、锁存电路和锁存输出级组成，具有较低的失调电压和较高的精度。
[0028] 如图1所示，MOS管M0和电阻R1,R2,R3,开关S1～S3组成偏置电流可控的基准电流源，S1～S3为可控开关，用来调整电阻值即基准电流的输出值。MOS管M1～M3,I1～I2组成第一级放大器，MOS管M4～M6,I3～I4组成第二级放大器，MOS管M7～M11组成第三级放大器，其中I1～I4为可控电流源。MOS管M12～M22组成锁存电路。MOS管M23～M30组成锁存输出级。数字控制逻辑接收锁存输出级的信号，进行电平判断后控制I1～I4可控电流源，从而对比较器的失调进行校准。
[0029] 本
实施例中，所述偏置电路产生偏置电流，提供给第一级放大器、第二级放大器、第三级放大器，第一级放大器接收输入信号并进行放大，输出给第二级放大器，第二级放大器放大输入信号后，输出给第三级放大器，第三级放大器将输入信号放大到较大的范围后，输出给锁存电路，锁存电路通过正反馈快速锁存输入差分信号，至接近满摆幅，最终的锁存输出级驱动将锁存信号放大至全摆幅，并增强输出信号的驱动能力，数字控制逻辑接收所述锁存输出级的信号，进行电平判断后控制第一放大器和第二放大器的电流负载，从而对比较器的失调进行校准。
[0030] 所述的偏置电路由PMOS管M0和电阻R1,R2,R3,开关S1～S3组成；
[0031] 其中，所述PMOS管M0的源级接电源，栅极与漏极连接，开关S1与R1，开关S2与R2，开关S3与R3分别并联后串联，一端接地，另一端接M0的漏极。
[0032] 所述的第一级放大器由PMOS管M1～M3,I1～I2组成，所述的第二级放大器由MOS管M4～M6,I3～I4组成，所述的第三级放大器由MOS管M7～M11组成，其中I1～I4为可控电流源。其中，所述的PMOS管M3,M4,M7作为镜像电流源，栅极与M0的栅极相接，源级均连接电源电压，漏端接差分输入PMOS管M1/M2,M5/M6,M8/M9的源级；M3的漏端连接输入差分对管M1和M2的源端，M1和M2的漏端分别连接可控电流源I1和I2的一端，可控电流源I1和I2的另一端接地；第一级放大器的差分输出信号，接到M5和M6的栅极，M5和M6的漏端分别连接可控电流源I3和I4的一端，可控电流源I3和I4的另一端接地；第二级放大器的输出信号连接PMOS管M8和M9的栅极，M8和M9的漏极分别连接二极管连接的NMOS管M10和M11的漏端、栅端，M10和M11的源级接地。
[0033] 所述的锁存电路由MOS管M12～M22组成，所述的锁存输出级MOS管M23～M30组成。其中，所述的NMOS管M12～M15的源端接地，M12与M13的漏极相接，M14与M15的漏极相接，第三级放大器的差分输出信号分别接NMOS管M12和M15的栅极，M13和M14栅极与漏极互连成交叉耦合的正反馈结构，M16的源漏极分别接M12和M15的漏极，栅极与PMOS管M19,M20的栅极相接到CKB；M17的源端接M20的漏端，M17的漏端接M20的源端，M18的源端接M19的漏端，M18的漏端接M19的源端，分别连接正反馈锁存PMOS管M21和M22的漏极，M21和M22的源端接电源；
[0034] M24、M27和M29串联，M25、M28和M30串联，M23～M26的源级接电源，M23与M24并联，M25与M26并联；M24的栅极与M27的栅极相接，M25的栅极与M28的栅极相接，M23的栅极与M29的栅极相接，M26的栅极与M30的栅极相接；M25的栅极与M24的漏极相接，M24的栅极与M25的漏极相接，形成正反馈锁存结构。
[0035] 为了保证电流源镜像的准确性，M0和M3，M4，M7的宽长比采用相同单元，不同比例的器件尺寸；M1和M2的尺寸完全匹配，并在版图设计中尽量对称，以降低器件设计过程中带来的偏差，M5和M6，M8和M9差分对也有同样的要求。M10和M11作为差分负载，也具有相同的尺寸。锁存电路和输出锁存电路作为全差分电路，虽然它的偏差等效到输出会除以三级放大倍数的乘积，但也要尽量减小设计本身带来的不匹配，在尺寸和版图环境上做到完全一致。
[0036] 本实施例中，具体的工作过程如下：当比较器工作在低功耗模式，开关S1,S2,S3均断开，电阻R1,R2,R3接入电路，与MOS管M10的导通电压vth和VDD共同确定偏置电流，MOS管M3,M4,M7镜像电流源M10的电流。MOS管M1和M2作为第一级放大器的输入级，放大输入信号Vp-Vn，输出至第二级放大器的输入端MOS管M5,M6的栅极，经M5,M6放大后输出给第三级放大器输入级M8,M9，再经第三级放大器放大后，输出给锁存电路输入级。每级放大器的放大倍数在5倍左右，经过三级放大器放大后的输入信号inp和inn的差值已经被放大了约125倍，幅度增加易被锁存电路锁存并输出，因此比较器可以分辨较小精度的输入信号。锁存电路的时钟控制信号CKD和CKB是互斥信号，当CKD＝1,CKB＝0时，锁存器会利用MOS管M13,M14,M21,M22形成的正反馈通路，迅速锁存输入信号，并输出给锁存输出级；当CKD＝0,CKB＝1时，锁存电路与前级放大器断开，输出锁存级状态保持不变。假设在芯片
制造过程中产生了等效输入失调Vos，那么前级放大器的输入不再是Vp-Vn，而是Vp-(Vn+Vos),因此虽然放大器的放大倍数大，但也有可能因为失调，锁存了错误的输出结果。因此在比较器正常工作之前，需要对比较器进行校准。在没有数字控制逻辑的控制时，电流源I1和I2，I3和I4是输出相等的电流值。数字控制逻辑首先调整I1和I2的电流，使I1和I2输出电流产生差别，以抵消等效的输入offset Vos，直至输出信号OUT翻转，并被数字控制逻辑检测后，确定I1和I2的电流值，存储此时控制信号，并在比较器正常工作时，采用此控制信号进行工作；之后校准第二级放大器I3和I4的值，过程与I1,I2的校准过程相似。但第三级比较器的失调等效到输入级会除以前两级放大器放大倍数的乘积，因此对整体的失调影响小，在此不需要做校准。需要注意的是比较器的失调只在开始工作前校准一次，不需要重复校准，可以降低正常工作时的功耗。
[0037] 采用上述的具体实施方式，在HLMC55nm工艺平台，验证此架构的静态比较器，可以消除芯片制造产生的器件偏差，分辨小于100uV的输入信号。
[0038] 基于此比较器，设计了一款12bit模数转换器，其最终的等效输入失调电压小于3个LSB，如图2所示，采用中间码方法测量12位模数转换器的offset，对输出码型的频谱进行分析，可以看出，码型的平均值为2048.77，offset小于3LSB。当关掉数字逻辑部分的失调校准功能后，测试了50颗芯片的失调电压15LSB～41LSB之间，因此此种静态比较器可以有效降低等效输入失调电压，提高模数转换器的精度，特别适用于对失调电压敏感的应用场合，例如传感器。
[0039] 通过上述实施例可以看出，与现有技术相比，本发明采用的技术方案采用了数字反馈校准方法，对失调电压进行校准，在此
基础上降低了失调电压，从而提高比较器的精度并降低了功耗。
[0040] 显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些
修改和变型属于本发明
权利要求及其同等技术的范围之内，则本发明也意图包含这些改动和变型在内。
