技术领域
[0001] 本
发明属于
嵌入式计算机系统设计技术领域，具体涉及一种FPGA故障自恢复的电路及方法。
背景技术
[0002] FPGA中文翻译为现场可编程
门阵列，是
计算机系统中最重要的集成电路之一，其特点是逻辑资源丰富、功能强大、开发智能灵活、可重复编程。FPGA与CPU、GPU并称为未来数字电路的三大基石，是现代集成电路设计开发验证的主流，当今的
人工智能、5G通信、移动终端以及国防军工等领域都对FPGA非常依赖。随着技术及工艺的不断改进，FPGA的逻辑资源也在不断增大，功能不断扩展，作用越来越突出，大有取代CPU和GPU，一统天下的趋势。
[0003] FPGA采用了逻辑单元阵列的概念，内部包括可配置逻辑模
块、输入输出模块和内部连线三个部分。与传统的
逻辑电路门阵列(如CPLD、GAL等)相比，FPGA具有不同的内部结构。FPGA的逻辑是通过向内部SRAM加载逻辑数据来实现的，存储在内部SRAM中的数据决定了FPGA所能实现的功能。FPGA允许无限次的编程，但当FPGA下电后，内部逻辑结构就会消失，再次上电后，需要重新将外部PROM中的逻辑代码加载到内部SRAM中，这需要一定的加载时间。
[0004] 随着FPGA的功能越来越强大，其在嵌入式计算机系统中的重要度也越来越高，如果FPGA出现故障，那对嵌入式计算机系统造成的影响也必然是巨大的。在
现有技术中，如果计算机系统中FPGA出现故障，需要手动对计算机系统进行下电再上电操作，才能使FPGA恢复工作，否则就会造成计算机系统瘫痪，但这种方法存在需要人为干预，而且出现故障后不能及时恢复等
缺陷。
发明内容
[0005] 本发明的目的是提供一种FPGA故障自恢复的电路及方法，解决现有技术中FPGA故障时，手动对计算机系统进行下电再上电操作造成的人为干预、不能及时恢复等问题。本发明在FPGA出现故障后，通过电路自动产生的控制
信号，重新启动FPGA进行工作，若FPGA加载失败或仍不能正常工作，则继续重启，直到FPGA能够正常工作为止。该方法能够提高嵌入式计算机系统的可靠性，对于非常依赖FPGA的嵌入式计算机系统来说，是非常有意义的。
[0006] 本发明的技术解决方案是提供一种FPGA故障自恢复的电路，其特殊之处在于：包括
定时器与三态
驱动器；
[0007] 上述定时器用于产生定时连续的低脉冲信号；
[0008] 上述三态驱动器的输入端与定时器的输出端连接，用于对定时器输出的定时连续的低脉冲信号进行电平转换；上述三态驱动器的输出端与FPGA的加载启动信号加载启动信号PROGRAM端连接，将电平转换后的定时连续的低脉冲信号输入至FPGA；上述三态驱动器的使能/禁止信号OE端与FPGA的通用I/O连接，上述三态驱动器的使能/禁止信号OE端并通过
电阻R4与地端连接。
[0009] 进一步地，上述定时器包括可调电阻R1、可调电阻R2、电容C1及电容C2；
[0010] 第一电源端通过可调电阻R1与定时器的DIS端连接；
[0011] 第一电源端通过可调电阻R1与可调电阻R2与定时器的THR端连接；
[0012] 定时器的THR端与定时器的TRI端连接；定时器的TRI端通过电容C1与地端连接；定时器的CON端通过电容C2与地端连接。
[0013] 进一步地，上述电容C2为0.01μF。
[0014] 进一步地，上述三态驱动器包括电阻R3；
[0015] 上述三态驱动器的DIR端通过电阻R3与第二电源端连接。
[0016] 进一步地，上述定时器为LM555定时器。
[0017] 本发明还提供一种利用上述的FPGA故障自恢复的电路实现FPGA故障自恢复的方法，定时器产生定时连续的低脉冲信号；
[0018] 当FPGA正常工作时，FPGA通用I/O输出为高电平，控制三态驱动器的OE端信号，禁止三态驱动器输出；
[0019] 当FPGA故障后，FPGA通用I/O无输出；
[0020] 三态驱动器的OE端输出使能，将定时器产生的定时连续的低脉冲经过电平转换后输出给FPGA的加载启动信号PROGRAM端，使得FPGA重新加载启动。
[0021] 进一步地，上述定时器为LM555定时器；LM555定时器产生的定时连续的低脉冲，其低脉冲间隔时间，由R1、R2和C1的取值计算得出：
[0022] T1＝0.693(R1+R2)C1
[0023] T2＝0.693(R2)C1。
[0024] 本发明的优点是：
[0025] 1、本发明采用定时器产生定时脉冲，通过三态驱动器一方面实现信号电平转换，一方面实现输出控制，三态驱动器的输出
控制信号由FPGA实现。当FPGA正常工作时，控制该信号禁止三态驱动器输出，当FPGA故障后，无法控制该信号，此时三态驱动器会将LM555定时器产生的定时连续的低脉冲，输出给FPGA的加载启动信号，造成FPGA重新加载启动，以此来消除故障，使FPGA自动恢复正常工作。不需要人为干预且故障可及时恢复。
[0026] 2、本发明设计思想清晰明确，实现方式简单，不会增加系统负担，
软件无需增加任何操作，适合被广泛应用。
附图说明
[0027] 图1为本发明FPGA故障自恢复的电路图；
[0028] 图2为
实施例中Virtex系列的FPGA上电加载时序图；
[0029] 图3为实施例中FPGA故障自恢复的电路图；
[0030] 图4为实施例中FPGA自恢复信号PROGRAM端产生时序图；
具体实施方式
[0031] 以下结合附图及具体实施方式对本发明做进一步地描述。
[0032] 如图1所示，本发明FPGA故障自恢复的电路主要包括定时器及三态驱动器。
[0033] 定时器包括可调电阻R1、可调电阻R2、电容C1及电容C2；第一电源端通过可调电阻R1与定时器的DIS端连接；第一电源端通过可调电阻R1与可调电阻R2与定时器的THR端连接；定时器的THR端与定时器的TRI端连接；定时器的TRI端通过电容C1与地端连接；定时器的CON端通过电容C2与地端连接。采用定时器产生定时连续的低脉冲信号。定时器产生的定时连续的低脉冲，其低脉冲间隔时间，由R1、R2和C1的取值决定。
[0034] 采用三态驱动器，一方面实现信号电平转换，一方面实现输出使能/禁止控制；三态驱动器的输入端连接定时器的定时连续的低脉冲输出，三态驱动器的输出端连接FPGA的加载启动信号PROGRAM端，三态驱动器的使能/禁止信号OE端连接FPGA的通用I/O；三态驱动器的输出使能/禁止信号OE端对地端接电阻R4(1kΩ)下拉，确保FPGA的通用I/O无输出时，OE端为低，三态驱动器输出使能。
[0035] 当FPGA正常工作时，FPGA将通用I/O输出为高电平，控制OE端信号禁止三态驱动器输出；当FPGA故障后，通用I/O无输出，OE端因下拉电阻接地为低电平，三态驱动器输出使能，将定时器产生的定时连续的低脉冲输出给FPGA的加载启动信号PROGRAM端，造成FPGA重新加载启动，以此来消除故障，使FPGA恢复正常工作。FPGA加载的数据存储在外部FLASH或PROM中。
[0036] 下面以XILINX公司的Virtex系列I/O
接口电压为3.3V的FPGA为例，对本发明方法做进一步详细说明。
[0037] Virtex系列的FPGA上电加载是一个自动的过程，其过程分为三步：第一步，将FPGA内部配置
存储器SRAM中数据清除；第二步，将逻辑数据从外部PROM加载到FPGA内部SRAM中；第三步，逻辑启动，FPGA开始工作。加载过程从PROGRAM端信号的低脉冲开始，INIT端信号由低变高表示FPGA内部SRAM数据清除完成，DONE信号由低变高表示整个加载过程完成。FPGA加载过程时序见图2，图中TPRO：PROGRAM端信号低脉冲时间，要求大于300ns，表示开始一个配置加载过程；TINIT：表示FPGA内部SRAM的数据清除时间；TDONE：表示FPGA内部逻辑加载时间。
[0038] PROGRAM端作为FPGA的
输入信号，当出现一个大于300ns的低脉冲时，就会重新启动FPGA的配置加载序列。因此，本方法中就利用PROGRAM端的这个特点，当FPGA故障后，向FPGA的PROGRAM端输入管脚发出大于300ns的低脉冲，使之重启加载过程，重新加载并工作。若FPGA重加载失败，或加载后仍无法正常工作，本方法会持续每隔一段时间向FPGA发出一次PROGRAM端低脉冲，直到FPGA正常工作后，停止发送PROGRAM端低脉冲。
[0039] 本实施例中，除了FPGA自身之外，另外采用了两个简单的集成电路，实现本方法中特定的功能，这两个集成电路分别是：
[0040] LM555定时器：功能是加电后产生定时连续的低脉冲信号；
[0041] 三态驱动器SN74LVTH2245：功能有两点，一是对5V电平的LM555
输出信号与3.3V电平的FPGA信号之间进行电平转换，二是该驱动器本身具备输出三态控制，可通过OE端管脚控制其是否输出。
[0042] 本方法中，通过FPGA的通用I/O实现对三态驱动器SN74LVTH2245输出使能/禁止信号OE端的控制，当FPGA故障或还未启动工作时，该通用I/O对外无输出，OE端被对地端接的1kΩ电阻拉低，三态驱动器SN74LVTH2245正常输出，PROGRAM端由LM555定时器输出产生；当FPGA正常工作时，该通用I/O对外输出高电平将OE端置高，三态驱动器SN74LVTH2245输出关闭，PROGRAM端被拉高。具体电路见图3。
[0043] 不同的FPGA因为逻辑资源量的不同，加载时间也不同，从几十毫秒到几秒都有。所以在设计时，PROGRAM端低脉冲间隔是设计重点，如果间隔太短，会造成FPGA还在加载期间，再次接收到PROGRAM端低脉冲，导致反复循环加载而始终无法加载完成，如果间隔太长，会导致长时间没有PROGRAM端低脉冲，造成FPGA启动时间过长。
[0044] 因此，LM555定时器输出的低脉冲宽度和间隔，就需要按照不同项目的要求，来做不同的设计了。图4是本实施例中的FPGA自恢复信号PROGRAM端产生时序图。图中T1为LM555定时器产生的高脉冲宽度；T2为LM555定时器产生的低脉冲宽度；T1+T2＝低脉冲间隔时间。
[0045] 根据LM555定时器应用信息，图3中：
[0046] T1＝0.693(R1+R2)C1
[0047] T2＝0.693(R2)C1
[0048] 上面公式中，R1、R2单位为千欧(kΩ)，C1单位为微法(μF)，T1、T2单位为毫秒(ms)，举例如下：
[0049] a、若R1＝10kΩ，R2＝1KΩ,C1＝10μF，则计算结果T1＝76.23ms，T2＝6.93ms，即每隔(76.23+6.93)＝83.16ms产生一个宽度为6.93ms的低脉冲；
[0050] b、若R1＝100kΩ，R2＝10KΩ，C1＝20μF，则计算结果T1＝1524.6ms，T2＝138.6ms，即每隔(1524.6+138.6)＝1663.2ms产生一个宽度为138.6ms的低脉冲。
[0051] 本方法已完成实验室验证，可广泛应用于对FPGA可靠性要求较高的嵌入式计算机系统中，具有很好的应用前景。
