【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はリードオンリメモリに係り、特に、記憶素子としてヒューズ素子が用いられたリードオンリメモリに関する。

【０００２】近年、リードオンリメモリの大規模化が進み、リードオンリメモリの消費電流が増加している。 このためリードオンリメモリの消費電流を低減することが要望されている。

【０００３】

【従来の技術】図８に記憶素子としてヒューズ素子を用いた従来のリードオンリメモリの記憶用セルの構成図を示す。

【０００４】リードオンリメモリの記憶用セル２００
は、ソース端子Ｓが高電位側電源Ｖ _CCに接続され、ゲート端子Ｇが低電位側電源Ｖ _SSに接続され、ドレイン端子Ｄが出力端子ａに接続されたプルアップ用ＰチャネルＭ
ＯＳトランジスタＴ ₁と、一端が出力端子ａとプルアップ用ＰチャネルＭＯＳトランジスタＴ ₁の中間接続点に接続され、他端が低電位側電源Ｖ _SSに接続された記憶用ヒューズ素子Ｆ ₁と、を備えて構成されている。

【０００５】

【発明が解決しようとする課題】図８の回路においては、記憶用ヒューズ素子Ｆ ₁を切断せずにデータを記憶する場合、すなわち、出力端子の出力を“Ｌ”レベルにする場合、記憶用ヒューズ素子Ｆ ₁にはプルアップ用Ｐ
チャネルＭＯＳトランジスタＴ ₁のソース端子Ｓ、ドレイン端子Ｄを介して高電位側電源Ｖ _CCから常時電流が流れ込むこととなり、回路全体の消費電力が増大するという問題点があった。

【０００６】そこで本発明は、不要な電流を無くし、消費電力を低減することが可能なリードオンリメモリを提供することを目的とする。

【０００７】

【課題を解決するための手段】上記課題を解決するため、第１の発明は、高電位側電源端子と低電位側電源端子との間に接続された情報記憶用の第１のヒューズ素子（Ｆ ₁ ）と、前記第１のヒューズ素子（Ｆ ₁ ）と前記高電位側電源端子との間の中間接続点に接続された出力端子（ａ）と、を備えたリードオンリメモリであって、前記中間接続点と前記高電位側電源端子との間に第２のヒューズ素子（Ｆ ₂ ）を設けて構成する。

【０００８】また、第２の発明は、高電位側電源端子と低電位側電源端子との間に接続された情報記憶用の第１
のヒューズ素子（Ｆ ₁ ）と、前記第１のヒューズ素子（Ｆ ₁ ）と前記低電位側電源端子との間の中間接続点に接続された出力端子（ａ）と、を備えたリードオンリメモリであって、前記中間接続点と前記低電位側電源端子との間に第２のヒューズ素子（Ｆ ₂ ）を設けて構成する。

【０００９】

【作用】第１の発明によれば、第１のヒューズ素子（Ｆ
₁ ）を接続した状態で情報を記憶する場合に第２のヒューズ素子（Ｆ ₂ ）を切断することにより、高電位側電源端子から第１のヒューズ素子（Ｆ ₁ ）を介して、低電位側電源端子に流れる電流を断つことができ、消費電力を低減することができる。

【００１０】また、第２の発明によれば、第１のヒューズ素子（Ｆ ₁ ）を接続した状態で情報を記憶する場合に第２のヒューズ素子（Ｆ ₂ ）を切断することにより、高電位側電源端子から第１のヒューズ素子（Ｆ ₁ ）を介して低電位側電源端子側に流れる電流を断つことができ、
消費電力を低減することができる。

【００１１】

【実施例】次に図面を参照して、本発明の好適な実施例を説明する。 第１実施例図１に第１の発明に係る第１の実施例の回路図を示す。

【００１２】リードオンリメモリの記憶用セル１００Ａ
は、一端が高電位側電源Ｖ _CCに接続された電流低減用ヒューズ素子Ｆ ₂と、電流低減用ヒューズ素子Ｆ ₂の他端にソース端子Ｓが接続され、ゲート端子Ｇが低電位側電源Ｖ _SSに接続され、ドレイン端子Ｄが出力端子ａに接続されたプルアップ用のＰチャネルＭＯＳトランジスタＴ
₁と、一端が出力端子ａとＰチャネルＭＯＳトランジスタＴ ₁の中間接続点に接続され、他端が低電位側電源Ｖ
_SSに接続された記憶用ヒューズ素子Ｆ ₁と、を備えて構成されている。 この場合において、ＰチャネルＭＯＳトランジスタＴ ₁は、記憶用ヒューズ素子Ｆ ₁および電流低減用ヒューズ素子Ｆ ₂が未切断の場合に流れる電流を抑制している。

【００１３】上述の記憶用セル１００Ａを用いて、記憶情報を読み出すためには、図２に示すような読出回路が必要となる。 読出回路１０は、外部から入力される読出アドレスと半導体記憶回路１００Ａのアドレスとを比較し、一致した場合に半導体記憶回路１００Ａの記憶情報を出力端子を介して記憶情報を読み出して、後段の冗長回路１１へ出力する一致回路１２を備えている。 ａ）出力信号レベルを“Ｌ”にする場合 出力端子ａに“Ｌ”レベルの信号を出力するためには、
記憶用ヒューズ素子Ｆ ₁を接続状態にしておく必要があり、高電位側電源Ｖ _CCから電流低減用ヒューズ素子Ｆ ₂ 、ＰチャネルＭＯＳトランジスタＴ ₁のドレイン端子Ｄ、ソース端子Ｓ、記憶用ヒューズ素子Ｆ ₁を介して低電位側電源Ｖ _SSに電流が流れる。 したがって、記憶情報を読み出さない場合にも電流が流れることとなり、消費電力の増大を招くこととなる。 そこで、この場合には電流低減用ヒューズ素子Ｆ ₂を溶断して高電位側電源Ｖ
_CCから低電位側電源Ｖ _CC側への電流の流れを断つことにより、消費電力を低減することができる。 ｂ）出力信号レベルを“Ｈ”にする場合 出力端子ａに“Ｈ”レベルの信号を出力するためには、
記憶用ヒューズ素子Ｆ ₁を切断する必要がある。 したがって、高電位側電源Ｖ _CCから電流低減用ヒューズ素子Ｆ
₂ 、ＰチャネルＭＯＳトランジスタＴ ₁のドレイン端子Ｄ、ソース端子Ｓを介して出力端子ａから“Ｈ”レベル信号が出力されることとなる。

【００１４】 第１実施例の変形例図３に第１の発明に係る第１の実施例の変形例の回路図を示す。 リードオンリメモリの記憶用セル１００Ａ'
は、ソース端子Ｓが高電位側電源ＶCCに接続され、ゲート端子Ｇが低電位側電源Ｖ _SSに接続されたプルアップ用のＰチャネルＭＯＳトランジスタＴ ₁と、一端がＰチャネルＭＯＳトランジスタＴ ₁のドレイン端子Ｄに接続され、他端が出力端子ａに接続された電流低減用ヒューズ素子Ｆ ₂と、一端が出力端子ａと電流低減用ヒューズ素子Ｆ ₂の中間接続点に接続され、他端が低電位側電源Ｖ
SSに接続された記憶用ヒューズ素子Ｆ ₁と、を備えて構成されている。 ａ）出力信号レベルを“Ｌ”にする場合 出力端子ａに“Ｌ”レベルの信号を出力するためには、
記憶用ヒューズ素子Ｆ ₁を接続状態にしておく必要があり、この状態では記憶情報の読み出し時以外の場合でも高電位側電源Ｖ _CCからＰチャネルＭＯＳトランジスタＴ
₁のソース端子Ｓ、ドレイン端子Ｄ、電流低減用ヒューズ素子Ｆ ₂ 、記憶用ヒューズ素子Ｆ ₁を介して低電位側電源Ｖ _SSに電流が流れ、消費電力の増大を招くこととなる。 そこで、電流低減用ヒューズ素子Ｆ ₂を溶断し、この電流の流れを断つことにより、消費電力を低減することができる。 ｂ）出力信号レベルを“Ｈ”にする場合 出力端子ａに“Ｈ”レベルの信号を出力するためには、
記憶用ヒューズ素子Ｆ ₁を切断する必要がある。 したがって、記憶情報の読み出し時には、高電位側電源Ｖ _CCからＰチャネルＭＯＳトランジスタＴ ₁のソース端子Ｓ、
ドレイン端子Ｄ、電流低減用ヒューズ素子Ｆ ₂を介して出力端子ａからハイレベル信号が出力されることとなる。 この場合においては、高電位側電源Ｖ _SSから低電位側電源Ｖ _CCに電流が流れることはない。

【００１５】 第１実施例の他の変形例以上の各実施例においては、プルアップ用のＰチャネルＭＯＳトランジスタを用いて記憶用セルを構成していたが、図４に示すように、プルアップ抵抗Ｒ ₁を用いて記憶用セル１００Ａ”を構成することも可能である。この場合の動作は、上述の第１実施例と同様である。

【００１６】 第２実施例図５に第２の発明に係る第２の実施例の回路図を示す。
リードオンリメモリの記憶用セル１００Ｂは、一端が高電位側電源Ｖ _CCに接続され、他端が出力端子ａに接続された記憶用ヒューズ素子Ｆ ₁と、記憶用ヒューズ素子Ｆ
₁と出力端子ａとの中間接続点にドレイン端子Ｄが接続され、ゲート端子Ｇが高電位側電源Ｖ _CCに接続されたプルダウン用のＮチャネルＭＯＳトランジスタＴ ₂と、一端がＮチャネルＭＯＳトランジスタＴ ₂のソース端子Ｓ
に接続され、他端が低電位側電源Ｖ _SSに接続された電流低減用ヒューズ素子Ｆ ₂と、を備えて構成されている。
この場合において、ＮチャネルＭＯＳトランジスタＴ ₂
は、記憶用ヒューズ素子Ｆ ₁および電流低減用ヒューズ素子Ｆ ₂が未切断の場合に流れる電流を抑制している。 ａ）出力信号レベルを“Ｌ”にする場合 出力端子ａに“Ｌ”レベルの信号を出力するためには、
記憶用ヒューズ素子Ｆ ₁を切断する必要がある。 したがって、図２に示したような読出回路で記憶情報を読み出す時には、出力端子ａ、ＮチャネルＭＯＳトランジスタＴ ₂のドレイン端子Ｄ、ソース端子Ｓを介して低電位側電源ＶSSに電流が引き込まれ、出力信号レベルは“Ｌ”
レベルとなる。 ｂ）出力信号レベルを“Ｈ”にする場合 一方、出力端子ａに“Ｈ”レベルの信号を出力するためには、記憶用ヒューズ素子Ｆ ₁を接続状態にしておく必要がある。 これにより、近似的にはＮチャネルＭＯＳトランジスタＴ ₂の両端電圧に等しい電圧を有する信号が“Ｈ”レベル信号として出力端子から出力されることとなる。 その結果、記憶情報の読み出しを行わない場合に高電位側電源Ｖ _CCから記憶用ヒューズ素子Ｆ ₁ 、ＮチャネルＭＯＳトランジスタＴ ₂のドレイン端子Ｄ、ソース端子Ｓ、電流低減用ヒューズ素子Ｆ ₂を介して低電位側電源Ｖ _SSに電流が流れ、消費電力の増大を招くこととなる。 そこで、電流低減用ヒューズ素子Ｆ ₂を溶断し、電流の流れを断つことにより、記憶情報読み出し時以外の消費電力を低減することができる。

【００１７】また、記憶情報読み出し時には、高電位側電源Ｖ _CC 、記憶用ヒューズ素子Ｆ ₁を介して、出力端子ａから“Ｈ”レベル信号が出力されることとなる。 第２実施例の変形例図６に第２の発明に係る第２実施例の変形例の回路図を示す。

【００１８】リードオンリメモリの記憶用セル１００
Ｂ'は、一端が高電位側電源Ｖ _CCに接続され、他端が出力端子ａに接続された記憶用ヒューズ素子Ｆ ₁と、一端が記憶用ヒューズ素子Ｆ ₁と出力端子ａとの中間接続点に接続された電流低減用ヒューズ素子Ｆ ₂と、電流低減用ヒューズ素子Ｆ ₂の他端にドレイン端子Ｄが接続され、ゲート端子Ｇが高電位側電源Ｖ _CCに接続され、ソース端子Ｓが低電位側電源Ｖ _SSに接続されたプルダウン用のＮチャネルＭＯＳトランジスタＴ ₂と、を備えて構成されている。 ａ）出力信号レベルを“Ｌ”にする場合 出力端子ａに“Ｌ”レベルの信号を出力するためには、
記憶用ヒューズ素子Ｆ ₁を切断する必要がある。 したがって、記憶情報の読み出し時には、出力端子ａ、電流低減用ヒューズ素子Ｆ ₂ 、ＮチャネルＭＯＳトランジスタＴ ₂のドレイン端子Ｄ、ソース端子Ｓを介して低電位側電源ＶSSに電流が引き込まれ、出力信号レベルは“Ｌ”
レベルとなる。 ｂ）出力信号レベルを“Ｈ”にする場合 出力端子ａに“Ｈ”レベルの信号を出力するためには、
記憶用ヒューズ素子Ｆ ₁を接続状態にしておく必要がある。

【００１９】そのため、記憶情報を読み出さない場合に、高電位側電源Ｖ _CCから記憶用ヒューズ素子Ｆ ₁ 、電流低減用ヒューズ素子Ｆ ₂ 、ＮチャネルＭＯＳトランジスタＴ ₂のドレイン端子Ｄ、ソース端子Ｓを介して低電位側電源Ｖ _SSに電流が流れる。 その結果、消費電力の増大を招くこととなる。 そこで、電流低減用ヒューズ素子Ｆ ₂を溶断し、電流の流れを断つことにより、消費電力を低減することができる。

【００２０】また、記憶情報読み出し時には、ほぼＮチャネルＭＯＳトランジスタＴ ₂の両端電圧に等しい電圧の信号が“Ｈ”レベル信号として出力端子から出力されることとなる。

【００２１】 第２実施例の他の変形例以上の各実施例においては、プルダウン用ＮチャネルＭ
ＯＳトランジスタを用いて回路を構成していたが、図７
に示すように、プルダウン抵抗Ｒ ₂を用いて回路を構成することも可能である。 この場合の動作は、上記２例と同様である。

【００２２】以上の各実施例においては、プルアップ用またはプルダウン用トランジスタとして、ＭＯＳトランジスタを用いていたが、ＴＦＴ（Thin Film Transisto
r）を用いるように構成することも可能である。

【００２３】

【発明の効果】第１の発明によれば、“Ｌ”レベルの信号を出力する場合、すなわち第１のヒューズ素子を接続した状態で情報を記憶する場合に、第２のヒューズ素子を切断することにより高電位側電源から第１のヒューズ素子を介して、低電位側電源に流入する電流を断つことができ、消費電力を低減することができる。

【００２４】また、第２の発明によれば、“Ｈ”レベルの信号を出力する場合、すなわち第１のヒューズ素子を接続した状態で情報を記憶する場合に、第２のヒューズ素子を切断することにより高電位側電源から第１のヒューズ素子を介して低電位側電源に流入する電流を断つことができ、消費電力を低減することができる。

【図面の簡単な説明】

【図１】第１実施例の基本構成を示す回路図である。

【図２】読出回路の基本構成を示す図である。

【図３】第１実施例の変形例の基本構成を示す回路図である。

【図４】第１実施例の他の変形例の基本構成を示す回路図である。

【図５】第２実施例の基本構成を示す回路図である。

【図６】第２実施例の変形例の基本構成を示す回路図である。

【図７】第２実施例の他の変形例の基本構成を示す回路図である。

【図８】従来例の基本構成を示す回路図である。

【符号の説明】

Ｆ ₁ …記憶用ヒューズ素子 Ｆ ₂ …電流低減用ヒューズ素子 Ｔ ₁ …プルアップ用ＰチャネルＭＯＳトランジスタ Ｔ ₂ …プルダウン用ＮチャネルＭＯＳトランジスタ Ｒ ₁ …プルアップ抵抗 Ｒ ₂ …プルダウン抵抗 ａ…出力端子 １００Ａ〜１００Ｂ”…記憶用セル