背景技术
[0001]
信号采集可以是离散时间
信号处理的重要步骤。获得的信号的完整性通常限制了离散时间信号调理电路、
模数转换器、
开关帽
滤波器等的整体电路性能。图1A是基本开关电容器(或开关电容器)
采样电路105的电路图，其中开关是传输栅极(T栅极)，其容纳从轨到轨的
输入信号。T栅极包括n型金属
氧化物
半导体(NMOS)晶体管102和p型金属氧化物半导体(PMOS)晶体管104。电容器代表T栅极的负载，并且信号Q代表采样
时钟信号。图1B是图1A中的T栅极的导通阻抗RON的图示。理想情况下，RON很小，输入
电压VIN的变化尽可能平坦，因此采样信号的失真最小。实际上，当输入信号VIN恰好处于低VIN和高VIN之间的中间值时，T栅极RON要高得多，其中PMOS和NMOS晶体管由于相对大的
阈值电压VTH而几乎不导通。当供电电压低时，如在先进的
互补金属氧化物半导体(CMOS)技术中那样，尤其如此。因此，需要改进采样电路的性能。
发明内容
[0002] 本发明一般涉及用于
电子信号的离散时间信号处理的采样电路。采样电路例子包括开关电路和栅极
升压电路。开关电路包括开关电路，包括用于接收输入电压的开关输入、栅极输入和开关输出。栅极升压电路为开关电路的栅极输入提供升压时钟信号。升压时钟信号的升压电压通过电压偏移
跟踪所述输入电压。栅极升压电路包括耦合在第一电路
节点和第二电路节点之间的单个升压电容。高
电源电压施加到第一电路节点并且输入电压施加到所述第二电路节点，以在单个升压电容上产生升压电压。
[0003] 该部分旨在提供本
专利申请的主题的概述。其目的不是提供对本发明的排他性或详尽的解释。包括详细描述以提供关于本专利申请的进一步信息。
附图说明
[0004] 在附图中，不一定按比例绘制，相同的附图标记可以描述不同视图中的类似组件。具有不同字母后缀的相同数字可表示类似组件的不同实例。附图通过示例而非限制的方式示出了本文件中讨论的各种
实施例。
[0005] 图1A是采样电路的基本开关电容器的电路图。
[0006] 图1B是图1A的传输
门的ON阻抗的图示。
[0007] 图2是采样电路的示例的电路图。
[0008] 图3是与图2的采样电路的操作相关的
波形的图示。
[0009] 图4是采样电路的另一个例子的电路图。
[0010] 图5是逐次逼近模数转换器的示例的功能
框图。
具体实施方式
[0011] 如前所述，采样电路的导通阻抗不理想。图2是采样电路的示例的电路图，该采样电路使得开关的导通阻抗RON在预期输入电压的范围内更平坦。采样电路205包括三个升压电容器206、208和210。时钟信号Q和反相时钟信号QB被提供给两个升压电容器。使用电容器210将输入电压VIN与时钟信号组合以产生升压电压Q-BST。升压电压驱动NMOS采样开关212(MN1)的栅极。由于升压电压，晶体管214、216、218、220和222是更高电压、厚栅极器件，如图中由晶体管栅极的较暗线所示。
[0012] 图3是与图2的采样电路的操作相关的波形的图示。从图3中可以看出，升压时钟Q_BST主要跟踪输入信号VIN。因此，图2中的电路的采样开关MN1具有稳定的栅极-源极电压，而与输入电压VIN的值无关。稳定的栅极-源极电压使RON相对恒定。尽管图2的电路205在图1A的电路上提供了采集线性度的显着改善，但是由于三个升压电容器并且由于与厚栅极器件相关的若干寄生电路效应而导致功耗和面积饥饿。
[0013] 图4是采样电路405的改进方法的示例的电路图。采样电路405包括开关电路412和栅极升压电路。开关电路412包括用于接收输入电压VIN的开关输入、栅极输入和连接到示为电容424的负载的开关输出。开关电路412和电容424可以包括在开关电路中。栅极升压电路向开关电路412的栅极输入端提供升压时钟信号Q_BST。电路的操作遵循图3的波形。升压时钟信号的升压电压通过偏移电压追踪输入电压VIN。理想地，升压时钟信号的升压电压通过较高的电源电压VDD从输入电压VIN偏移，但实际上由于寄生效应，电压偏移将低于VDD。
[0014] 栅极升压电路包括耦合在第一电路节点N1和第二电路节点N2之间的单个升压电容410，而不是图2中的示例的方法中的三个单独的升压电容器。单个升压电容410可包括一个电容器或多个单元尺寸的电容器，其耦合在一起形成单个升压电容。高电源电压(VDD)施加到N1电路节点，VIN施加到N2电路节点，以在单个升压电容上产生升压电压。
[0015] 相反，图2中的电路方法使用三个升压电容器206、208、210来产生升压时钟，以在图3中Q为低时导通NMOS晶体管MN2。此外，非升压时钟信号的电压(Q或QB)不应用于图4中的升压电容410以产生升压电压。在图4中，栅极升压电路输出时钟Q_BST用于控制连接到升压电容410顶部的PMOS晶体管(MP2)。晶体管MP2是替换图2中的NMOS晶体管MN2的开关。在图4中，MP2的晶体管主体连接到电路节点N1而不是高电源电压VDD。在这种配置中，当Q为低电平时，Q_BST在非升压阶段为低电平，并且当图3中的Q为高电平时，电路节点N1将充电至VDD以为下一次采集或升压阶段做好准备。在随后的采集阶段，N1的电压将被VIN的量提升。晶体管MP2没有过载，因为它的栅极也被提升了。此外，MP2没有晶体管主体
泄漏，因为晶体管主体(晶体管n阱)连接到N1，N1是升压电压电路节点。
[0016] 图4中的栅极升压电路包括缓冲电路，其包括第一逆变器和第二逆变器。第一逆变器包括晶体管MP4和MN3，并且耦合在高电源电压VDD和电路节点N2之间。第二逆变器包括晶体管MP3和MN2，并且耦合在电路节点N1和电路节点N2之间。第一逆变器在其输入端接收未升压时钟信号Q，第二逆变器输出升压时钟信号Q_BST。
[0017] 图4中的晶体管MN2和MN3不是像图2中的晶体管216和222那样接地(VSS)，而是连接到升压电容410的底部的电路节点N2。因此在升压阶段期间，因为MN2的漏源电压(Vds)不会超过VDD，所以MN2不会过载。第二逆变器的MP3也没有过载，因为它的栅极输入处于VIN，因此MP3的栅极-源极电压|Vgs|或栅极-漏极电压|Vgd|也不会超过VDD。因为器件不会过载，所以可以将低压器件用于晶体管MP4、MN3、MP3和MN2，而不是图2的较高电压厚栅极器件214、216、220和222，以显着降低寄生电容并因此降低功耗。
[0018] 也不需要用于图2的VIN的厚栅极器件218开关，并且图4可以将低压器件T栅极418用于VIN。这是因为T栅极418的栅极控制没有升压，因为升压电容410
底板电压(电路节点N2)的
精度对于第一阶并不重要。栅极控制可由未升压时钟信号Q提供，T栅极418不受过载，低压器件可用于T栅极418。或者，升压时钟信号Q_BST可用于代替Q来控制连接VIN和升压电容410的底板的NMOS开关。
[0019] 图4的采样电路405牺牲了开关电路412的阻抗RON的一些均匀性，但是该电路比图2的方法消耗更小的面积和功率，这对于许多应用来说是关键的。
[0020] 栅极升压电路的时钟模式可重新配置，电路开销最小。根据一些实施例，栅极升压电路包括用于接收使能信号的使能输入EN_BST。栅极升压电路根据使能信号的状态向开关电路412的栅极输入端提供升压时钟信号或未升压时钟信号。
[0021] 在图4中，PMOS晶体管MP1耦合到高电源电压VDD和电路节点N1。MP1的栅极耦合到使能信号，以根据需要启用/禁用升压时钟模式。在某些实施例中，晶体管MP1是高阈值器件，以防止在升压时钟模式下电路节点N1处的泄漏。
[0022] 可以使用使能信号EN_BST和未升压时钟信号Q来控制T栅极418。当使能信号有效并且栅极升压电路处于升压时钟模式时，T栅极418向电路节点N2(以及升压电容410的底部)提供VIN。晶体管MN4耦合在电路节点N2和低电源电压VSS之间，并且MN4的栅极连接到使能信号和未升压时钟信号的逻辑AND的倒数，并且MN4在未升压时钟模式时始终为ON。当使能信号无效时，连接到VIN的T栅极418被禁用，晶体管MN4导通，以向电路节点N2提供VSS。
[0023] 这种可重配置性提供了可忽略的电路开销，并允许用户选择升压时钟模式或正常非
加速时钟模式进行采样。这在诸如模数转换器(ADC)的电路中是期望的，其中可以使用连续和脉冲操作。在连续模式中，用户可以选择升压时钟以通过更高
频率输入改善采集线性度。在脉冲模式中，ADC可以在下一次转换发生之前保持无源采集一段延长的时间，只允许正常时钟模式，否则，图2中的Q_BST可能在被动采集期间向地面泄漏。
[0024] 图5是逐次逼近模数转换器(SAR ADC)500的示例的功能框图。SARADC包括采样电路405、可操作地耦合到采样电路405的
数模转换器(DAC)电路530、比较器电路535和
逻辑电路540。采样电路405可以是如图4所示的采样电路，并且可以包括开关电路和栅极升压电路。
[0025] 在图5的示例中，使用采样电路405对输入电压VIN进行采样。使用比较器电路535将DAC电路530的差分
输出电压与采样电压进行比较。基于比较器电路的输出对DAC电路530的比特值进行调整。转换可以从DAC设置为中间电平开始。比较器电路535确定DAC输出是大于还是小于
指定的阈值电压，并且对于DAC的该位，结果存储为1或0。然后转换进入下一个比特值，直到确定了数字值的所有比特。改变DAC输出并将电压与采样输入进行比较的一次
迭代可以称为比特试验。逻辑电路540在位试验期间控制ADC操作。当位试验完成时，在输出DOUT处可获得采样和保持电压的数字值。
[0026] 采样电路可以包括使能输入以启用升压模式。当ADC电路以连续模式工作且使能信号有效时，采样电路以升压模式工作。当ADC以脉冲模式工作且使能信号无效时，采样电路以正常的未升压模式工作。
[0027] 通常，与图2的方法相比，图4的采样电路方法占据约1/3的面积。仅使用一个升压电容，并且升压电容可以比图2的升压电容小得多，因为与图4的低压器件相关的寄生效应小得多，减小了升压电容器的负载。同样，通过简化电路和使用低压设备，动态功耗在图2的方法的动态功率上成比例地减小。此外，由于晶体管MN2和MP3是低压器件而不是厚栅极输入/输出IO器件，所以改善了栅极升压电路的驱
动能力。
[0028] 在缺点方面，图4中的采样电路基本上是稳健的，但是当处理非常接近奈奎斯特速率的输入信号时，需要注意潜在的瞬态毛刺，这些毛刺可能短暂超过低压器件的Vgs/d限值。例如，在升压阶段期间，如果VIN突然上升，则升压电容410(电路节点N2)的底板将上升，因此电路节点N1将上升(尽管衰减)。MP3的栅极输入应该在N2的变化(MN3在升压阶段为ON)之后足够快地增加，以确保MP3的Vgs没有受到压力。另一个潜在的缺点是升压电压Q_BST可能不跟踪VIN以及图2的方法，因为可能希望在升压阶段期间限制电路节点N1处的电压，使得晶体管MP1不会导通和泄漏。如果不需要，可以通过升高使能信号EN_BST的电压或者完全去除栅极升压电路的可重新配置来克服这一点。
[0029] 其他说明和方面
[0030] 方面1可包括主旨(例如采样电路)，包括开关电路和栅极升压电路。开关电路包括开关电路，包括用于接收输入电压的开关输入、栅极输入和开关输出。栅极升压电路为开关电路的栅极输入提供升压时钟信号。升压时钟信号的升压电压通过电压偏移跟踪所述输入电压。栅极升压电路包括耦合在第一电路节点和第二电路节点之间的单个升压电容。高电源电压施加到所述第一电路节点并且所述输入电压施加到所述第二电路节点，以在所述单个升压电容上产生升压电压。
[0031] 在方面2中，方面1的主旨任选地包括：栅极升压电路包括耦合到所述高电源电压和所述第一电路节点的晶体管，其中升压时钟信号也被提供给第一晶体管的栅极输入以将所述高电源电压施加到所述单个升压电容器。
[0032] 在方面3中，方面2的主旨任选地包括：第一晶体管是p型金属氧化物半导体(PMOS)晶体管，并且所述第一晶体管的晶体管主体耦合到所述第一电路节点。
[0033] 在方面4中，方面1-3中一项或任意组合的主旨任选地包括：包括低压装置的第一逆变器和第二逆变器，其中第一逆变器连接在所述高电源电压和所述第二电路节点之间并且被配置为接收未升压时钟信号；和第二逆变器耦合在所述第一电路节点和所述第二电路节点之间并且被配置为输出所述升压时钟信号。
[0034] 在方面5中，方面1-4中一项或任意组合的主旨任选地包括：栅极升压电路包括用于接收使能信号的使能输入，并且栅极升压电路根据所述使能信号提供升压时钟信号或未升压时钟信号到所述开关电路的栅极输入。
[0035] 在方面6中，方面5的主旨任选地包括：所述栅极升压电路包括耦合到所述高电源电压和所述第一电路节点的第二晶体管，其中第二晶体管包括耦合到所述使能信号的栅极输入，并且所述第二晶体管根据所述使能信号将所述高电源电压提供给所述第一电路节点。
[0036] 在方面7中，方面6的主旨任选地包括：耦合在所述第二电路节点和低电源电压之间的第三晶体管，其中所述第三晶体管根据所述使能信号和所述未升压时钟信号向所述第二电路节点施加低电源电压。
[0037] 在方面8中，方面5-7中一项或任意组合的主旨任选地包括：耦合到所述输入电压和所述第二电路节点的传输门电路，其中传输门被配置为根据使能信号和未升压时钟信号向所述第二电路节点提供输入电压。
[0038] 在方面9中，方面1-8中一项或任意组合的主旨任选地包括：ADC电路，其中所述采样电路的输出施加于所述ADC电路的输入。
[0039] 在方面10中，方面1-9中一项或任意组合的主旨任选地包括：开关电路，包含在开关电容器电路中。
[0040] 方面11包括主旨(例如模数转换器(ADC)电路)，或者可以任选地与方面1-10的一个或任何组合组合以包括这样的主旨，包括采样电路、数模转换(DAC)电路、比较器电路和逻辑电路。采样电路为所述ADC电路的输入电压采样并且包括开关电路和栅极升压电路。开关电路包括开关电路，包括用于接收输入电压的开关输入、栅极输入和开关输出。栅极升压电路为所述开关电路的栅极输入提供升压时钟信号，并且所述升压时钟信号的升压电压通过电压偏移跟踪所述输入电压。栅极升压电路包括耦合在第一电路节点和第二电路节点之间的单个升压电容，其中高电源电压施加到第一电路节点，并且所述输入电压施加到第二电路节点以在单个升压电容上产生升压电压，从而提供升压时钟信号。DAC电路可操作地耦合到所述采样电路。比较器电路在所述ADC电路的位试验期间将DAC的输出电压与指定的阈值电压进行比较，并且逻辑电路执行ADC电路的位试验。
[0041] 在方面12中，方面11的主旨任选地包括：栅极升压电路包括耦合到所述高电源电压和所述第一电路节点的第一晶体管，其中所述升压时钟信号被提供给第一晶体管的栅极输入以将所述高电源电压施加到所述单个升压电容，并且所述第一晶体管的晶体管主体耦合到所述第一电路节点。
[0042] 在方面13中，方面11和12中一项或两项的主旨任选地包括：栅极升压电路包括耦合在所述第一电路节点和所述第二电路节点之间的缓冲电路，其中所述缓冲电路接收未升压时钟信号并输出升压时钟信号，并且其中所述缓冲电路包括作为低压器件的多个晶体管。
[0043] 在方面14中，方面11-13中一项或任意组合的主旨任选地包括：栅极升压电路包括用于接收使能信号的使能输入，并且所述栅极升压电路根据所述使能信号提供升压时钟信号或未升压时钟信号到所述开关电路的栅极输入。
[0044] 在方面15中，方面14的主旨任选地包括：栅极升压电路包括耦合到所述高电源电压和所述第一电路节点的第二晶体管，其中所述第二晶体管包括耦合到使能信号的栅极输入，并且所述第二晶体管根据所述使能信号向所述第一电路节点提供高电源电压。
[0045] 在方面16中，方面15的主旨任选地包括：耦合在所述第二电路节点和低电源电压之间的第三晶体管，其中所述第三晶体管根据所述使能信号和所述未升压时钟信号将低电源电压施加到所述第二电路节点。
[0046] 在方面17中，方面14-16中一项或任意组合的主旨任选地包括：耦合到所述输入电压和所述第二电路节点的传输门电路，其中所述传输门被配置为根据所述使能信号和所述未升压时钟信号向所述第二电路节点提供输入电压。
[0047] 在方面18中，方面14-17中一项或任意组合的主旨任选地包括：采样电路被配置为当ADC电路被配置为以连续模式操作且所述使能信号有效时以升压模式操作，并且当ADC被配置为以脉冲模式工作且所述使能信号无效时以未升压模式操作。
[0048] 方面19包括主旨(例如
电子电路)，或者可以任选地与方面1-18中的一个或任意组合组合以包括这样的主旨，包括：开关电容器电路，包括用于接收输入电压的输入、栅极输入和开关输出；和栅极升压电路，为通过电压偏移跟踪所述输入的开关电容器电路的栅极输入提供升压时钟信号。栅极升压电路包括耦合在第一电路节点和第二电路节点之间的单个升压电容，并且包括接收未升压时钟信号并输出升压时钟信号的缓冲电路，其中缓冲电路耦合在第一电路节点和第二电路节点之间，并且包括作为低压器件的多个晶体管。
[0049] 在方面20中，方面19的主旨任选地包括：栅极升压电路，包括耦合到高电源电压和第一电路节点的第一晶体管，其中所述升压时钟信号被提供给第一晶体管的栅极输入以将所述高电源电压施加到所述单个升压电容。
[0050] 这些非限制性方面可以以任何排列或组合组合。以上详细描述包括对附图的参考，附图形成详细描述的一部分。附图通过图示的方式示出了可以实施本发明的具体实施例。这些实施方案在本文中也称为“实施例”。本文件中提及的所有出版物、专利和专利文献均通过引用整体并入本文，如同通过引用单独并入一样。如果本文件与通过引用并入的那些文件之间的使用不一致，则所引用的参考文献中的用法应被视为对本文件的使用的补充，对于不可调和的不一致性，以本文档中的用法控制。
[0051] 在该文献中，术语“一”或“一个”在专利文献中是常见的，包括一个或多于一个、独立于“至少一个”或“一个或多个”的任何其他实例或用法。在本文件中，术语“或”用于表示非排他性的，例如“A或B”包括“A但不是B”、“B但不是A”、“A和B”，除非另有说明表示。在所附
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[0052] 以上描述旨在是说明性的而非限制性的。例如，上述示例(或其一个或多个方面)可以彼此组合使用。在阅读以上描述后，例如本领域普通技术人员可以使用其他实施例。提供
摘要以符合37C.F.R.§1.72(b)，允许读者快速确定技术公开的性质。提交时的理解是，它不会用于解释或限制权利要求的范围或含义。而且，在以上详细描述中，各种特征可以组合在一起以简化本公开。这不应被解释为意图无人认领的公开特征对于任何权利要求是必不可少的。相反，创造性主旨可能少于特定公开实施例的所有特征。因此，以下权利要求在此并入具体实施方式中，每个权利要求自身作为单独的实施例。本发明的范围应参考所附权利要求以及这些权利要求所赋予的等同物的全部范围来确定。
