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半导体装置

阅读：239发布：2021-04-13

专利汇可以提供半导体装置专利检索，专利查询，专利分析的服务。并且本发明提供半导体装置，其中一种半导体装置包括：P型衬底；第一隔离区，形成在所述P型衬底内；多个第一N阱壁；和静电放电箝位电路，用于在检测到静电放电事件时释放静电放电电流，其中所述静电放电箝位电路包括：箝位组件，设置为提供静电放电电流的放电路径，其中所述箝位组件形成在包围在所述第一隔离区和所述多个第一N阱壁中的区域上。实施本发明实施例能够保护ESD箝位电路中的箝位组件免受不期望的噪声的影响进而防止静电放电误触发。，下面是半导体装置专利的具体信息内容。

权利要求

1.一种半导体装置，其特征在于，包括：
P型衬底；
第一隔离区，形成在所述P型衬底内；
多个第一N阱壁；和
静电放电箝位电路，用于在检测到静电放电事件时释放静电放电电流，其中所述静电放电箝位电路包括：
箝位组件，设置为提供静电放电电流的放电路径，其中所述箝位组件形成在包围在所述第一隔离区和所述多个第一N阱壁中的区域上。
2.如权利要求1所述的半导体装置，其特征在于，还包括：
多个第二N阱壁；和
第一有源组件，形成在包围在所述第一隔离区，所述多个第二N阱壁和至少一个所述第一N阱壁中的另一区域上。
3.如权利要求2所述的半导体装置，其特征在于，所述第一有源组件是功率调节器电路的一部分，所述功率调节器电路经布置以产生经调节电压输出。
4.如权利要求3所述的半导体装置，其特征在于，还包括：
第二有源组件，形成在包围在所述第一隔离区，所述多个第二N阱壁和所述至少一个第一N阱壁中的所述另一区域上，其中所述第二有源组件是功率调节器电路的另一部分，所述第一有源组件和所述第二有源组件串联连接在输入/输出端子和电源轨之间。
5.如权利要求3所述的半导体装置，其特征在于，所述第一有源组件是耦合在输入/输出端子和电源轨之间的晶体管。
6.如权利要求5所述的半导体装置，其特征在于，所述晶体管是N沟道金属氧化物半导体场效应晶体管。
7.如权利要求5所述的半导体装置，其特征在于，所述晶体管是NPN型双极结型晶体管。
8.如权利要求1所述的半导体装置，其特征在于，还包括：
第二隔离区，形成在所述P型衬底内；
多个第二N阱壁；和
第一有源组件，形成在包围在所述第二隔离区和所述多个第二N阱壁中的另一区域上。
9.根据权利要求8所述的半导体装置，其特征在于，所述第一有源组件是功率调节器电路的一部分，所述功率调节器电路经布置以产生经调节电压输出。
10.如权利要求8所述的半导体装置，其特征在于，还包括：
第二有源组件，形成在包围在所述第二隔离区和所述多个第二N阱壁中的所述另一区域上，其中所述第二有源组件是功率调节电路的另一部分，所述第一有源组件和所述第二有源组件串联连接在输入/输出端子和电源轨之间。
11.根据权利要求9所述的半导体装置，其特征在于，所述第一有源组件是耦合在输入/输出端子与电源轨之间的晶体管。
12.如权利要求11所述的半导体装置，其特征在于，所述晶体管是N沟道金属氧化物半导体场效应晶体管。
13.如权利要求11所述的半导体装置，其特征在于，所述晶体管是NPN型双极结型晶体管。
14.根据权利要求1所述的半导体装置，其特征在于，所述静电放电箝位电路耦合在第一电源轨和第二电源轨之间。
15.根据权利要求1所述的半导体装置，其特征在于，所述静电放电箝位电路耦合在输入/输出端子与电源轨之间。
16.一种半导体装置，其特征在于，包括：
P型衬底；
隔离区，形成在P型衬底内；
多个N阱壁；和
功率调节器电路，用于产生经调节电压输出，其中所述功率调节电路包括：
有源组件，形成在包围在所述隔离区和所述多个N阱壁中的区域上。
17.根据权利要求16所述的半导体装置，其特征在于，所述有源组件是耦合在输入/输出端子与电源轨之间的晶体管。
18.如权利要求17所述的半导体装置，其特征在于，所述晶体管是N沟道金属氧化物半导体场效应晶体管。
19.如权利要求17所述的半导体装置，其特征在于，所述晶体管是NPN型双极结型晶体管。

说明书全文

半导体装置

技术领域

[0001] 本发明涉及半导体技术领域，并且更具体地，涉及半导体装置。

背景技术

[0002] 静电放电(Electrostatic Discharge，ESD)是在半导体装置(例如，半导体芯片)和外部物体(例如，人体)之间释放和转移电荷的现象。由于在短时间内释放大量电荷，来自ESD的能量远高于半导体装置的承载能力，这可能导致暂时的功能故障或甚至对半导体装置的永久性损坏。因此，在半导体装置中提供ESD箝位电路，以提供用于有效保护半导体装置的静电放电路径，从而可以提高半导体装置的可靠性和使用寿命。

[0003] ESD箝位电路可以包括ESD检测电路和箝位组件。ESD检测电路用于检测ESD事件的发生。当ESD检测电路检测到ESD事件时，ESD 检测电路触发箝位组件以启用用于传导ESD电流的放电路径。理想地，除非ESD检测电路检测到ESD事件，否则不会触发箝位组件，并且应该在半导体装置的正常操作下关闭箝位组件。然而，在电源/接地网上甚至在衬底中可能存在不期望的噪声和涌入电流，以引起ESD箝位电路中的箝位组件的错误触发。

[0004] 因此，需要一种创新的噪声隔离设计，其能够保护ESD箝位电路中的箝位组件免受不期望的噪声的影响。

发明内容

[0005] 本发明提供半导体装置，能够保护ESD箝位电路中的箝位组件免受不期望的噪声的影响。

[0006] 本发明提供一种半导体装置，包括：P型衬底；第一隔离区，形成在所述P型衬底内；多个第一N阱壁；和静电放电箝位电路，用于在检测到静电放电事件时释放静电放电电流，其中所述静电放电箝位电路包括：箝位组件，设置为提供静电放电电流的放电路径，其中所述箝位组件形成在包围在所述第一隔离区和所述多个第一N阱壁中的区域上。

[0007] 本发明提供另一种半导体装置，包括：P型衬底；隔离区，形成在 P型衬底内；多个N阱壁；和功率调节器电路，用于产生经调节电压输出，其中所述功率调节电路包括：有源组件，形成在包围在所述隔离区和所述多个N阱壁中的区域上。

[0008] 本发明所提供的方案能够保护ESD箝位电路中的箝位组件免受不期望的噪声的影响进而防止静电放电误触发。附图说明

[0009] 为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

[0010] 图1是示出根据本发明实施例的在功率调节器电路和静电放电 (ESD)箝位电路之间没有噪声隔离的半导体装置的图。

[0011] 图2是示出图1中所示的半导体装置100的半导体结构的横截面的图。

[0012] 图3是示出根据本发明实施例的在功率调节器电路和ESD箝位电路之间具有噪声隔离的第一半导体装置的图。

[0013] 图4是示出图3中所示的半导体装置300的第一半导体结构的横截面的图。

[0014] 图5是示出图3中所示的半导体装置300的第二半导体结构的横截面的图。

[0015] 图6是示出根据本发明实施例的在功率调节器电路和ESD箝位电路之间具有噪声隔离的第二半导体装置的图。

[0016] 图7是示出图6中所示的半导体装置600的半导体结构的横截面的图。

[0017] 图8是示出根据本发明的实施例的在功率调节器电路和ESD箝位电路之间具有噪声隔离的第三半导体装置的图。

[0018] 图9是示出图8中所示的半导体装置800的半导体结构的横截面的图。

[0019] 图10是示出根据本发明的实施例的功率调节器电路的第一替代设计的图。

[0020] 图11是示出根据本发明的实施例的功率调节器电路的第二替代设计的图。

[0021] 图12是示出根据本发明的实施例的功率调节器电路的第三替代设计的图。

[0022] 图13是示出根据本发明的实施例的功率调节器电路的第四替代设计的图。

[0023] 图14是示出根据本发明的实施例的功率调节器电路使用的输出级的第一替换设计的图。

[0024] 图15是示出根据本发明的实施例的功率调节器电路使用的输出级的第二替换设计的图。

[0025] 图16是说明根据本发明的实施例的功率调节器电路所使用的输出级的第三替代设计的图。

[0026] 图17是示出根据本发明的实施例的功率调节器电路的第五替代设计的图。

[0027] 图18是示出根据本发明的实施例的功率调节器电路的第六替代设计的图。

[0028] 图19是示出根据本发明实施例的具有耦合在I/O端子和电源轨之间的至少一个ESD箝位电路的第一半导体装置的图。

[0029] 图20是示出根据本发明实施例的第二半导体装置的图，该第二半导体装置具有耦合在I/O端子和电源轨之间的至少一个ESD箝位电路。

具体实施方式

[0030] 在说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”及“包括”为一开放式的用语，故应解释成“包含但不限定于”。“大体上”是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，基本达到所述技术效果。此外，“耦接”一词在此包含任何直接及间接的电性连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表所述第一装置可直接电性连接于所述第二装置，或通过其它装置或连接手段间接地电性连接至所述第二装置。以下所述为实施本发明的较佳方式，目的在于说明本发明的精神而非用以限定本发明的保护范围，本发明的保护范围当视后附的权利要求所界定者为准。

[0031] 接下面的描述为本发明预期的最优实施例。这些描述用于阐述本发明的大致原则而不应用于限制本发明。本发明的保护范围应在参考本发明的权利要求的基础上进行认定。

[0032] 图1是示出根据本发明实施例的在功率调节器电路和静电放电 (ESD)箝位电路之间没有噪声隔离的半导体装置的图。半导体装置100 是包括功率调节器电路102，ESD箝位电路104和其他电路(未示出) 的半导体芯片。功率调节器电路102布置成产生经调节的电压输出。例如，功率调节器电路102可以是低压差稳压器(Low-Dropout Regulator， LDO)电路。如图1所示，功率调节器电路102包括输出级(由晶体管 D1和D2实现)，驱动电路(例如，预驱动器112和114)，以及内部电路116。在该示例中，晶体管D1是P沟道金属氧化物半导体场效应晶体管(PMOS晶体管)，具有耦合到电源轨VCC的源极端子，耦合到预驱动器112的栅极端子，以及耦合到输入/输出(I/O)端子的漏极端子 106。此外，晶体管D2是N沟道金属氧化物半导体场效应晶体管(NMOS 晶体管)，其漏极端子耦合到I/O端子106，栅极端子耦合到预驱动器 114和源极端子耦合到电源轨GND。电源轨VCC用于提供电源电压，电源轨GND用于提供接地电压。另外，I/O端子106是半导体芯片的 I/O焊盘。

[0033] ESD箝位电路104在半导体芯片中实现以用于ESD保护。具体地， ESD箝位电路104被布置为在检测到ESD事件时释放ESD电流。如图 1所示，ESD箝位电路104包括ESD检测电路118和箝位组件(由晶体管D3实现)。在该实施例中，晶体管D3是NMOS晶体管，其具有耦合到电源轨VCC的漏极端子，耦合到ESD检测电路118的栅极端子，以及耦合到电源轨GND的源极端子。当ESD检测电路118检测到ESD事件时，ESD检测电路118触发箝位组件，使得晶体管D3导通以在电源轨VCC和GND之间提供用于传导ESD电流的放电路径。

[0034] 当功率调节器电路102在开关频率(switching frequency)下操作时，功率调节器电路102的晶体管D2可能引起不期望的噪声并在电源轨VCC，GND上甚至在衬底中涌入电流以引起导通ESD箝位电路104的晶体管D3(或晶体管D3的寄生器件)的误触发。图2是示出图1中所示的半导体装置100的半导体结构的横截面的图。半导体装置100具有 P型衬底(由“P-Sub”表示)202，在P型衬底202上形成的N阱(由“NW”表示)204，以及P阱(由“PW”表示)206。晶体管D1是形成在N阱204上的PMOS晶体管。晶体管D2和D3都是在P阱206上形成的NMOS晶体管。由于功率调节器电路102的开关频率，晶体管 D2引起噪声电流INS。如图2所示，噪声电流INS流入P阱206和P型衬底202。结果，噪声电流INS将影响晶体管D3及其寄生器件(例如，寄生双极结晶体管)导通，因此引起闩锁(latch-up)或不希望的电流。

[0035] 为了解决上述问题，本发明提出了一种在功率调节器电路和ESD箝位电路之间具有噪声隔离的半导体装置。所提出的噪声隔离技术能够保护ESD箝位电路中的箝位组件免受由功率调节器电路中的有源组件 (active component)引起的不期望的噪声电流的影响。参考附图描述所提出的噪声隔离技术的进一步细节。

[0036] 图3是示出根据本发明实施例的在功率调节器电路和ESD箝位电路之间具有噪声隔离的第一半导体装置的图。半导体装置300是包括功率调节器电路302，ESD箝位电路304和其他电路(未示出)的半导体芯片。半导体装置100和300之间的主要区别在于功率调节器电路302的晶体管D2受到由隔离区ISO1和多个N阱壁W11，W12，W13，W14 组成的所提出的噪声隔离结构306的保护，ESD箝位电路304的晶体管D3由所提出的噪声隔离结构308保护，该噪声隔离结构308由隔离区ISO2和多个N阱壁W21，W22，W23，W24组成。

[0037] 请结合图3参考图4。图4是示出图3中所示的半导体装置300的第一半导体结构的横截面的图。图3标出了噪声隔离结构306和308的顶视图，而图4示出了噪声隔离结构306和308的截面图。参照图4，半导体装置300具有P型衬底(由“P-Sub”表示)402，在P型衬底402 内形成的隔离区(由“DNW/NBL”表示)404，在P型衬底402上形成的多个N阱壁(用作保护环(guard ring))(用“NW”表示)406， 408，410和N阱(用“NW”表示)412(在本申请中N阱壁和N阱使用相同材料形成，区别仅在于用途，故均用“NW”表示)，在P型衬底 402上形成的多个P阱(用“PW”表示)414，416。隔离区404可以是深N阱或N型掩埋层，这取决于实际的半导体工艺考虑因素。晶体管 D1是形成在N阱412上的PMOS晶体管。晶体管D2是形成在P阱414 上的NMOS晶体管。晶体管D3是形成在P阱416上的NMOS晶体管。

[0038] 根据第一半导体结构，晶体管D2的隔离区ISO1和晶体管D3的隔离区ISO2由单个隔离区404实现，晶体管D2的N阱壁W11-W14和晶体管D3的N阱壁W21-W24具有由噪声隔离结构306和308共享的至少一个公共N阱壁(例如，N阱壁408)。

[0039] P阱414形成在隔离区404上，并且被N阱壁W11-W14围绕，其中图4所示的N阱壁406是图3所示的N阱壁W11-W14之一，图4所示的N阱壁408是图3所示的N阱壁W11-W14中另一个。因此，晶体管D2形成在包围在隔离区404和N阱壁W11-W14中的区域(即，P 阱414)上。

[0040] P阱416形成在隔离区404上，并且被N阱壁W21-W24围绕，其中图4中所示的N阱壁408是图3中所示的N阱壁W21-W24中的一个，图4中所示的N阱壁410是图3中所示的N阱壁W21-W24中的另一个。因此，晶体管D3形成在包围在隔离区404和N阱壁W21-W24中的区域(即，P阱416)上。

[0041] 由于功率调节器电路302的开关频率，晶体管D2引起噪声电流INS。由于P阱414被包围在隔离区404和N阱壁W11-W14中，晶体管D2 受到噪声隔离结构306的保护。噪声电流INS被锁定在P阱414内而不泄漏到P型衬底402和P阱416。此外，由于P阱416被包围在隔离区 404和N阱壁W21-W24中，晶体管D3受到噪声隔离结构308的保护，因此没有噪声电流被允许从相邻的P阱和/或相邻的P型衬底进入P阱 416。以这种方式，可以通过在图4所示的第一半导体结构中实现噪声隔离结构306和308来实现最佳的ESD误触发防止。

[0042] 图4中所示的半导体结构仅用于说明目的，并不意味着是对本发明的限制。实际上，噪声隔离结构306和308可以以不同的半导体结构实现。请结合图3参考图5。图5是示出图3中所示的半导体装置300的第二半导体结构的横截面的图。图3标出了噪声隔离结构306和308的顶视图，而图5示出了噪声隔离结构306和308的截面图。参照图5，半导体装置300具有P型衬底(由“P-Sub”表示)502，在P型衬底502 内形成的多个隔离区(由“DNW/NBL”表示)504，506，在P型衬底502上形成的多个N阱壁(表示为“NW”)508，510，512，514和N 阱(表示为“NW”)516，以及在P型衬底502上形成的多个P阱(由“PW”表示)518，520。隔离区504和506可以是深N阱或N型掩埋层，这取决于实际的半导体工艺考虑因素。晶体管D1是形成在N阱516 上的PMOS晶体管。晶体管D2是形成在P阱518上的NMOS晶体管。晶体管D3是形成在P阱520上的NMOS晶体管。

[0043] 根据第二半导体结构，晶体管D2的隔离区ISO1和晶体管D3的隔离区ISO2通过单独的隔离区504和506实现，以及晶体管D2的N阱壁W11-W14和晶体管D3的N阱壁W21-W24没有由噪声隔离结构306 和308共享的公共N阱壁。

[0044] P阱518形成在隔离区504上，并且被N阱壁W11-W14围绕，其中图5中示出的N阱壁508是图3中所示的N阱壁W11-W14中的一个，图5中示出的N阱壁510是图3中所示的N阱壁W11-W14中的另一个，因此，晶体管D2形成在包围在隔离区504和N阱壁W11-W14中的区域(即，P阱518)上。

[0045] P阱520形成在隔离区506上，并且被N阱壁W21-W24围绕，其中图5中所示的512是图3中所示的N阱壁W21-W24中的一个，图5 中所示的514是图3中所示的N阱壁W21-W24中的另一个。因此，晶体管D3形成在包围在隔离区506和N阱壁W21-W24中的区域(即，P 阱520)上。

[0046] 由于功率调节器电路302的开关频率，晶体管D2引起噪声电流INS。由于P阱518被包围在隔离区504和N阱壁W11-W14中，晶体管D2 受到噪声隔离结构306的保护，故噪声电流被锁定在P阱518内而不泄漏到P型衬底502和P阱520。此外，由于P阱520包围隔离区506和 N阱壁W21-W24中，晶体管D3受到噪声隔离结构308的保护，没有噪声电流被允许从相邻的P阱和/或相邻的P型衬底进入P阱520。以这种方式，可以通过在图5中所示的第二半导体结构中实现噪声隔离结构306 和308来实现最佳ESD误触发防止。

[0047] 通过向晶体管D2提供噪声隔离结构306并向晶体管D3提供噪声隔离结构308，半导体装置300具有最佳的ESD误触发防止。然而，这仅用于说明目的，并不意味著作为对本发明的限制。或者，通过仅提供晶体管D2和D3中的一个具有噪声隔离结构，半导体装置可以具有次优的ESD误触发防止。

[0048] 图6是示出根据本发明实施例的在功率调节器电路和ESD箝位电路之间具有噪声隔离的第二半导体装置的图。半导体装置600是包括功率调节器电路102，ESD箝位电路304和其他电路(未示出)的半导体芯片。半导体装置300和600之间的主要区别在于半导体装置600中的功率调节器电路102的晶体管D2不受所提出的噪声隔离结构的保护。

[0049] 请结合图6参考图7。图7是示出图6中所示的半导体装置600的半导体结构的横截面的图。图6标出了噪声隔离结构308的顶视图，而图7示出了噪声隔离结构308的截面图。参照图7，半导体装置600具有P型衬底(由“P-Sub”表示)702，在P型衬底702内形成的隔离区 (由“DNW/NBL”表示)704，，在P型衬底702上形成的多个N阱壁 (用“NW”表示)706，708和N阱(用“NW”表示)，在P型衬底702 上形成的多个P阱(用“PW”表示)712，714。隔离区704可以是深N 阱或N型掩埋层，这取决于实际的半导体工艺考虑因素。晶体管D1是形成在N阱710上的PMOS晶体管。晶体管D2是形成在P阱712上的 NMOS晶体管。晶体管D3是形成在P阱714上的NMOS晶体管。

[0050] 根据半导体结构，晶体管D3的隔离区ISO2由隔离区704实现。P 阱714形成在隔离区704上，并被N阱壁W21-W24围绕。其中，图7 中所示的N阱壁706是图6中所示的N阱壁W21-W24中的一个，图7 中所示的N阱壁708是图6中所示的N阱壁W21-W24中的另一个。因此，晶体管D3形成在包围在隔离区704和N阱壁W21-W24中的区域 (即，P阱714)上。

[0051] 由于功率调节器电路102的开关频率，晶体管D2引起噪声电流INS。由于晶体管D2未受到所提出的噪声隔离结构306的保护，所以噪声电流INS流过P阱712和P型衬底702。由于P阱714包围在隔离区704 和N阱壁W21-W24中，晶体管D3受到噪声隔离结构308的保护，因此泄漏到P阱712和P型衬底702的噪声电流INS被阻挡进入晶体管D3 所在的P阱714。以这种方式，可以通过在图7所示的半导体结构中实现噪声隔离结构308来实现次优的ESD误触发防止。

[0052] 图8是示出根据本发明的实施例的在功率调节器电路和ESD箝位电路之间具有噪声隔离的第三半导体装置的图。半导体装置800是包括功率调节器电路302，ESD箝位电路104和其他电路(未示出)的半导体芯片。半导体装置300和800之间的主要区别在于半导体装置800中的 ESD箝位电路104的晶体管D3不受所提出的噪声隔离结构的保护。

[0053] 请结合图8参考图9。图9是示出图8中所示的半导体装置800的半导体结构的横截面的图。图8标出了噪声隔离结构306的顶视图，而图9示出了噪声隔离结构306的截面图。如图9所示，半导体装置800 具有P型衬底(用“P-Sub”表示)902，在P型衬底902内形成的隔离区(用“DNW/NBL”表示)904，在P型衬底902上形成的多个N阱壁(用“NW”表示)906，908和N阱(用“NW”表示)910，和在P 型衬底902上形成的多个P阱(用“PW”表示)912，914。隔离区904 可以是深N阱或N型掩埋层，这取决于实际的半导体工艺考虑因素。晶体管D1是形成在N阱910上的PMOS晶体管。晶体管D2是形成在P 阱912上的NMOS晶体管。晶体管D3是形成在P阱
914上的NMOS 晶体管。

[0054] 根据半导体结构，晶体管D2的隔离区ISO1由隔离区904实现。P 阱912形成在隔离区904上，并被N阱壁W11-W14包围。图9中所示的N阱壁906是图8中所示的N阱壁W11-W14中的一个，图9中所示的N阱壁908是图8中所示的N阱壁W11-W14中的另一个。因此，晶体管D2形成在包围在隔离区904和N阱壁W11-W14中的区域(即，P 阱912)上。

[0055] 由于功率调节器电路302的开关频率，晶体管D2引起噪声电流INS。由于P阱912被隔离区904和N阱壁W11-W14包围，晶体管D2受到噪声隔离结构306的保护，噪声电流INS被锁定在P阱912内而不泄漏到P型衬底902和P阱914。这样，可以通过在图9所示的半导体结构中实现噪声隔离结构306实现次优的ESD误触发防止。

[0056] 关于图3/图6中所示的每个ESD箝位电路304和如图8所示的ESD 箝位电路104，箝位组件由NMOS晶体管D3实现。然而，这仅用于说明目的，并不意味着是对本发明的限制。实际上，ESD箝位电路104/304 的箝位组件可以由金属氧化物半导体场效应晶体管，双极结晶体管 (BJT)，可控硅整流器(SCR)，场氧化物器件(FOD)，或任何可行的ESD保护装置实现。

[0057] 此外，功率调节器电路102和302的电路结构和半导体结构仅用于说明目的，并不意味着是对本发明的限制。或者，可以修改功率调节器电路102以具有不同的电路结构和不同的半导体结构，和/或可以修改功率调节器电路302以具有不同的电路结构和不同的半导体结构。半导体装置的这些替代设计都落入本发明的范围内。

[0058] 图10是示出根据本发明的实施例的功率调节器电路的第一替代设计的图。功率调节器电路1000可以是LDO电路。如图10所示，功率调节器电路1000包括输出级(由晶体管D1和D2实现)，驱动电路(例如，预驱动器1002和1004)，以及内部电路1006。在该示例中，晶体管D1和D2均是PMOS晶体管。关于晶体管D1，源极端子耦合到电源轨VCC，栅极端子耦合到预驱动器1002，漏极端子耦合到内部电路1006。关于晶体管D2，源极端子耦合在内部电路1006中，栅极端子耦合到预驱动器1004，漏极端子耦合到电源轨GND。电源轨VCC用于提供电源电压，电源轨GND用于提供接地电压。包括在功率调节器电路1000中的晶体管D1和D2都不受所提出的由隔离区和N阱壁组成的噪声隔离结构的保护。在本发明的一些实施例中，图6中所示的半导体装置600 包可以被修改，以使功率调节器电路102替换为功率调节器电路1000。

[0059] 图11是示出根据本发明的实施例的功率调节器电路的第二替代设计的图。功率调节器电路1100可以是LDO电路。如图11所示，功率调节器电路1100包括输出级(由晶体管D1和D2实现)，驱动电路(例如，预驱动器1102和1104)，以及内部电路1106。在该示例中，晶体管 D1和D2均是NMOS晶体管。关于晶体管D1，漏极端子耦合到电源轨 VCC，栅极端子耦合到预驱动器1202，并且源极端子耦合到内部电路 1106。关于晶体管D2，漏极端子耦合在内部电路1106中，栅极端子耦合到预驱动器1104，并且源极端子耦合到电源轨GND。电源轨VCC用于提供电源电压，电源轨GND用于提供接地电压。包括在功率调节器电路1100中的晶体管D1和D2都不受所提出的由隔离区和N阱壁组成的噪声隔离结构的保护。在本发明的一些实施例中，图6中所示的半导体装置600包可以被修改，以用功率调节器电路1100代替功率调节器电路102。

[0060] 图12是示出根据本发明的实施例的功率调节器电路的第三替代设计的图。功率调节器电路1200可以是LDO电路。如图12所示，功率调节器电路1200包括输出级(由晶体管D1和D2实现)，驱动电路(例如，预驱动器1202和1204)，以及内部电路1206。在该示例中，晶体管D1和D2均是NMOS晶体管。关于晶体管D1，漏极端子耦合到电源轨VCC，栅极端子耦合到预驱动器1202，并且源极端子耦合到内部电路1206。关于晶体管D2，漏极端子耦合在内部电路1206中，栅极端子耦合到预驱动器1204，并且源极端子耦合到电源轨GND。电源轨VCC 用于提供电源电压，电源轨GND用于提供接地电压。包括在功率调节器电路1200中的晶体管D1不受由隔离区和N阱壁组成的所提出的噪声隔离结构的保护，而包括在功率调节器电路1200中的晶体管D2受到所提出的噪声隔离结构1208的保护。噪声隔离结构1208由隔离区1210 和N阱壁1211，1212，1213，1214组成。噪声隔离结构1208的半导体结构可以与前述噪声隔离结构306/308的半导体结构相同。因此，晶体管D2是形成在包围在隔离区1210和N阱壁1211-
1214中的区域(例如， P阱)上的NMOS晶体管。在本发明的一些实施例中，图3中所示的半导体装置300(或图8中所示的半导体装置800)可以被修改，以使功率调节器电路302替换为功率调节器电路1200。

[0061] 图13是示出根据本发明的实施例的功率调节器电路的第四替代设计的图。功率调节器电路1300可以是LDO电路。功率调节器电路1200 和1300之间的主要区别在于功率调节器电路1300的晶体管D1由所提出的噪声隔离结构1216保护，该噪声隔离结构1216由隔离区1218和N 阱壁1219，1220，1221，1222组成。噪声隔离结构1216的半导体结构可以与前述噪声隔离结构306/308的半导体结构相同。因此，晶体管D1 是形成在包围在隔离区1218和N阱壁1219-1222中的区域(例如，P阱) 上的NMOS晶体管。在本发明的一些实施例中，图3中所示的半导体装置300(或图8中所示的半导体装置800)可以被修改，以使功率调节器电路302替换为功率调节器电路1300。

[0062] 关于功率调节器电路102，302，1000，1100，1200和1300中的每一个，一个输出级仅包括单个晶体管。然而，这仅用于说明目的，并不意味着是对本发明的限制。或者，输出级可以由N个晶体管的堆栈实现，其中N≥2。

[0063] 图14是示出根据本发明的实施例的功率调节器电路使用的输出级的第一替换设计的图。输出级1400包括串联连接的多个晶体管 MP_1-MP_N，其中N≥2。在该示例中，晶体管MP_1-MP_N中的每一个是PMOS晶体管，其栅极端子耦合到驱动电路(例如，预驱动器1402)。此外，晶体管MP_1-MP_N都不受所提出的由隔离区和N阱壁组成的噪声隔离结构的保护。在本发明的一些实施例中，可以修改半导体装置300 的功率调节器电路302(或半导体装置800的功率调节器电路302)以使晶体管D1替换为图14中所示的串联连接的晶体管MP_
1-MP_N，预驱动器112被替换为图14中所示的预驱动器1402。此外，在本发明的一些实施例中，可以修改半导体装置600的功率调节器电路102以使晶体管D1替换为图14中所示的串联连接的晶体管MP_1-MP_N且预驱动器112被替换为图14中所示的预驱动器1402。

[0064] 图15是示出根据本发明的实施例的功率调节器电路使用的输出级的第二替换设计的图。输出级1500包括串联连接的多个晶体管 MN_1-MN_N，其中N≥2。在该示例中，晶体管MN_1-MN_N中的每一个是NMOS晶体管，其栅极端子耦合到驱动电路(例如，预驱动器1502)。此外，晶体管MN_1-MN_N中没有一个受到由隔离区和N阱壁组成的所提出的噪声隔离结构的保护。在本发明的一些实施例中，可以修改半导体装置600的功率调节器电路102以使晶体管D2被图15中所示的串联连接的晶体管MN_1-MN_N替换且预驱动器114替换为图15中所示的预驱动器1502。

[0065] 图16是说明根据本发明的实施例的功率调节器电路所使用的输出级的第三替代设计的图。输出级1500和1600之间的主要差异在于输出级1600的串联连接的晶体管MN_1-MN_N受到由隔离区1602和N阱壁1603，1604，1605和1606组成的所提出的噪声隔离结构的保护，具体地，串联连接的晶体管MN_1-MN_N是NMOS晶体管，全部形成在包围在隔离区1602和N阱壁1603-1606中的区域(即，P阱)上。在本发明的一些实施例中，可以修改半导体装置300的功率调节器电路302 (或半导体装置800的功率调节器电路302)以使晶体管D2替换为图 16中所示的噪声隔离的串联连接晶体管MN_1-MN_N且预驱动器114 替换未图16所示的预驱动器1502。

[0066] 在以上实施例中，可以通过使用一个或多个金属氧化物半导体场效应晶体管来实现输出级。然而，这仅用于说明目的，并不意味着是对本发明的限制。或者，可以通过使用一个或多个双极结型晶体管(BJT) 来实现输出级。

[0067] 图17是示出根据本发明的实施例的功率调节器电路的第五替代设计的图。功率调节器电路1700可以是LDO电路。如图17所示，功率调节器电路1700包括输出级(由晶体管Q1和Q2实现)，驱动电路(例如，预驱动器1702和1704)，以及内部电路1706。在该示例中，晶体管Q1是PNP型BJT，晶体管Q2是NPN型BJT。关于晶体管Q1，发射极端子耦合到电源轨VCC，基极端子耦合到预驱动器1702，并且集电极端子耦合到内部电路1706。关于晶体管Q2，集电极端子耦合到内部电路1706，基极端子耦合到预驱动器1704，并且发射极端子耦合到电源轨GND。电源轨VCC用于提供电源电压，电源轨GND用于提供接地电压。包括在功率调节器电路1700中的晶体管Q1和Q2都不受所提出的由隔离区和N阱壁组成的噪声隔离结构的保护。在本发明的一些实施例中，图6中所示的半导体装置600包可以被修改，将功率调节器电路102替换为功率调节器电路1700。

[0068] 图18是示出根据本发明的实施例的功率调节器电路的第六替代设计的图。功率调节器电路1700和1800之间的主要区别在于功率调节器电路1800的晶体管Q2受到由隔离区1810和N阱壁1811，1812，1813， 1814组成的所提出的噪声隔离结构1808的保护。噪声隔离结构1808的半导体结构可以与前述噪声隔离结构306/308的半导体结构相同。因此，晶体管Q2形成在包围在隔离区1810和N阱壁1811-1814中的区域上。在本发明的一些实施例中，图3中所示的半导体装置300(或图8中所示的半导体装置800)可以修改，以使功率调节器电路
302替换为功率调节器电路1800。

[0069] 在上述实施例中，功率调节器电路具有两个输出级，包括耦合在第一电源轨和I/O端子之间的一个输出级和耦合在I/O端子和第二电源轨之间的另一个输出级。然而，这仅用于说明目的，并不意味着是对本发明的限制。例如，半导体装置可以被配置为采用具有开漏拓扑的LDO 电路或具有电流吸收拓扑的LDO电路。在第一替代设计中，图3中所示的半导体装置300可以通过省略晶体管D1和预驱动器112来修改。在第二替代设计中，可以通过省略晶体管D2(具有噪声隔离结构306) 和预驱动器114来修改图3中所示的半导体装置300。在第三替代设计中，可以通过省略晶体管D1和预驱动器112来修改图6中所示的半导体装置600。在第四替代设计中，可以通过省略晶体管D2和预驱动器 114来修改图6中所示的半导体装置600。在第五替代设计中，可以通过省略晶体管D1和预驱动器112来修改图8中所示的半导体装置800。在第六替代设计中，可以通过省略晶体管D2(具有噪声隔离结构306) 和预驱动器114来修改图8中所示的半导体装置800。

[0070] 在以上实施例中，半导体装置具有耦合在两个电源轨VCC和GND 之间的一个ESD箝位电路(例如，104/304)。然而，这仅用于说明目的，并不意味着是对本发明的限制。或者，半导体装置可以被配置为具有耦合在两个电源轨之间的一个ESD箝位电路，和/或耦合在I/O端子和一个电源轨之间的至少一个ESD箝位电路。

[0071] 图19是示出根据本发明实施例的具有耦合在I/O端子和电源轨之间的至少一个ESD箝位电路的第一半导体装置的图。半导体装置1900是包括两个ESD箝位电路1902和1904以及其他电路(未示出)的半导体芯片，其中I/O端子1906是半导体芯片的I/O焊盘。ESD箝位电路1902 和1904在半导体芯片中实现，用于ESD保护。具体地，ESD箝位电路 1902和1904中的每一个被布置为在检测到ESD事件时释放ESD电流。如图19所示，ESD箝位电路1902包括ESD检测电路1908和箝位组件 1910，并且ESD箝位电路1904包括ESD检测电路1912和箝位组件1914。箝位组件1910/1914可以由金属氧化物半导体场效应晶体管，双极结型晶体管(BJT)，可控硅整流器(SCR)，场氧化物器件(FOD)或任何可行的ESD保护器件实现。

[0072] 在该实施例中，箝位组件1910耦合在电源轨VCC和I/O端子1906 之间，并且箝位组件1914耦合在I/O端子1906和电源轨GND之间，其中电源轨VCC用于提供电源电压，电源轨GND用于提供接地电压。当ESD检测电路1908检测到ESD事件时，ESD检测电路1908触发箝位组件1910，使得箝位组件1910被接通以在电源轨VCC和I/O端子 1906之间提供放电路径用于传导ESD电流。类似地，当ESD检测电路 1912检测到ESD事件时，ESD检测电路1912触发箝位组件1914，使得箝位组件1914接通以在I/O端子1906和电源轨GND之间提供放电路径用于导通ESD电流。在该示例中，箝位组件1910和1914都不受所提出的由隔离区和N阱壁组成的噪声隔离结构的保护。

[0073] 在本发明的一些实施例中，可以修改半导体装置300，600，800中的任何一个以包括ESD箝位电路1902和1904，其中ESD箝位电路1902 耦合在半导体装置300/600/800的电源轨VCC和I/O端子106之间，和ESD箝位电路1904耦合在半导体装置300/600/800的I/O端子106和电源轨GND之间。

[0074] 图20是示出根据本发明实施例的第二半导体装置的图，该第二半导体装置具有耦合在I/O端子和电源轨之间的至少一个ESD箝位电路。半导体装置1900和2000之间的主要区别在于ESD箝位电路2002的箝位组件1910受到由隔离区2008和N阱壁2010，2011，2012，2013组成的所提出的噪声隔离结构2006的保护，ESD箝位电路2004的箝位组件1914受到由隔离区2016和N阱壁2018，2019，2020，2021组成的所提出的噪声隔离结构2014的保护。噪声隔离结构2006/2014的半导体结构可以与前述噪声隔离结构306/308的相同。因此，箝位组件1910 形成在包围在隔离区2008和N阱壁2010-2013中的区域上，并且箝位组件1914形成在包围在隔离区2016和N阱壁2018-2021中的区域上。

[0075] 在本发明的一些实施例中，可以修改半导体装置300，600，800中的任何一个以包括ESD箝位电路2002和2004，其中ESD箝位电路2002 耦合在半导体装置300/600/800的电源轨VCC和I/O端子106之间，ESD 箝位电路2004耦合在半导体装置300/600/800的I/O端子106和电源轨 GND之间。

[0076] 本文描述的装置和技术的各个方面可以单独地使用，组合地使用，或者以未在前面的描述中描述的实施例中具体讨论的各种安排中使用，因此不限于将它们的应用限定为前述的组件和布置的细节或在附图中示出的细节。例如，在一个实施例中描述的方面可以以任何方式与其他实施例描述的方面组合。

[0077] 在一些实施例中，术语“大约”，“大致”和“大致上”可以用于表示小于目标值的±10％的范围且可以包括目标值。例如：小于目标值± 5％，小于目标值的±1％。

[0078] 在权利要求中使用诸如“第一”，“第二”，“第三”等的序数术语来修饰权利要求要素，并不意味任何优先权或顺序，但仅用作标签以将具有特定名称的一个权利要求元素与具有相同名称的另一个元素权利要求区分。

[0079] 本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

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