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电容器及其形成方法

阅读：146发布：2021-06-15

专利汇可以提供电容器及其形成方法专利检索，专利查询，专利分析的服务。并且本申请的实施例提供一种电容器，包括：沿着第一方向延伸且位于基板中的至少一主要沟槽，以及沿着不同于第一方向的第二方向延伸且位于基板中的至少一次要沟槽。电容还包括：分离基板与多个电容板中的第一电容板的第一介电材料，以及分离第一电容板与此些电容板中的第二电容板的第二介电材料，其中第一介电材料、第二介电材料、第一电容板与第二电容板至少部分位于基板中的至少一主要沟槽与至少一次要沟槽之中。，下面是电容器及其形成方法专利的具体信息内容。

权利要求

1.一种电容器，包括：
至少一主要沟槽于一基板中，沿着一第一方向延伸；
至少一次要沟槽于该基板中，沿着不同于该第一方向的一第二方向延伸，且与该至少一主要沟槽相交；
一第一介电材料，分离该基板与多个电容板中的一第一电容板；以及
一第二介电材料，分离该第一电容板与所述电容板中的一第二电容板，其中该第一介电材料、该第二介电材料、该第一电容板与该第二电容板至少部分位于该基板中的该至少一主要沟槽与该至少一次要沟槽之中。
2.如权利要求1所述的电容器，其中该基板的一顶表面与该第一介电材料、该第二介电材料、该第一电容板以及该第二电容板的各顶表面实质上共表面。
3.如权利要求1所述的电容器，其中所述电容板的至少一电容板的一部分沿着一岛状结构的一侧壁延伸，该岛状结构由该至少一主要沟槽与该至少一次要沟槽所形成。
4.如权利要求1所述的电容器，其中该第一方向垂直于该第二方向。
5.如权利要求1所述的电容器，其中该第一电容板包括至少两个导电层。
6.如权利要求5所述的电容器，其中该第二电容板包括至少两个导电层。
7.如权利要求1所述的电容器，其中该至少一次要沟槽各具有在一第一主要沟槽上打开的一远端，以及在一第二主要沟槽上打开的一近端，该至少一次要沟槽的各个长度与该第一以及第二主要沟槽间的一距离相同。
8.如权利要求1所述的电容器，其中以该至少一主要沟槽与该至少一次要沟槽形成的一岛状结构具有被该第一介电材料、该第一电容板、该第二介电材料与该第二电容板覆盖的多个侧壁。
9.一种电容器的制造方法，包括：
施加一电容图案至一基板的一布局区域内，该电容图案为一交叉网状(cross-hatched)图案；
以该电容图案作为一蚀刻遮罩，凹蚀该基板至一第一深度，以形成该基板的一凹口部分；以及
于该基板的该凹口部分之中，沉积多个薄膜对，每个薄膜对包括一绝缘层与一导电层。
10.一种电容器，包括：
一组交叉网状的至少一主要沟槽与至少一次要沟槽在一基板中，该至少一主要沟槽具有一第一长度，该第一长度大于该至少一次要沟槽的一第二长度；
一第一介电材料在该基板上的该至少一主要沟槽与该至少一次要沟槽中；
一第一导电材料直接在该第一介电材料上；
一第二介电材料直接在该第一导电材料上；以及
一第二导电材料直接在该第二介电材料上。

说明书全文

电容器及其形成方法

技术领域

[0001] 本发明实施例涉及一种电容器，特别涉及沟槽电容。

背景技术

[0002] 集成电路时常包括电容，以在存储芯片中存储数据或在集成电路中控制元件的时序。电容具有高深宽比(aspect ratio)，例如深入蚀刻至介电介质(dielectric medium)中的类通孔电容(via-like capacitor)，或延长型电容，例如沟槽电容。当电容板的表面积增加、电容板间的距离减少以及/或电容板间介电材料的介电常数减少时，电容存储量会增加。减少整体集成电路的布局面积能降低制造集成电路的成本，以在制造的基板上配置更多的电路晶粒(circuit dies)。降低个别电路元件，包括电容，的布局面积可降低整体的电路布局面积。

发明内容

[0003] 本发明实施例提供一种电容器，包括：至少一主要沟槽于基板中，沿着第一方向延伸；至少一次要沟槽于基板中，沿着不同于第一方向的第二方向延伸，且与至少一主要沟槽相交；第一介电材料，分离基板与多个电容板中的第一电容板；以及第二介电材料，分离第一电容板与此些电容板中的第二电容板，其中第一介电材料、第二介电材料、第一电容板与第二电容板至少部分位于基板中的至少一主要沟槽与至少一次要沟槽之中。

[0004] 本发明实施例提供一种电容器的制造方法，包括：施加电容图案至基板，电容图案为交叉网状(cross-hatched)图案；以电容图案作为蚀刻遮罩，凹蚀基板至第一深度，以形成基板的凹口部分；以及于基板的凹口部分之中，沉积多个薄膜对，每个薄膜对包括绝缘层与导电层。

[0005] 本发明实施例提供一种电容器，包括：一组交叉网状的至少一主要沟槽与至少一次要沟槽在基板中，至少一主要沟槽具有第一长度，第一长度大于至少一次要沟槽的第二长度；第一介电材料在基板上的至少一主要沟槽与至少一次要沟槽中；第一导电材料直接在第一介电材料上；第二介电材料直接在第一导电材料上；以及第二导电材料直接在第二介电材料上。附图说明

[0006] 以下将配合说明书附图详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。

[0007] 图1是根据一些实施例，示出具有电容的集成电路。

[0008] 图2是根据一些实施例，示出集成电路中线性沟槽电容的俯视示意图。

[0009] 图3是根据一些实施例，示出具有开放型交叉网状结构的沟槽电容的俯视示意图。

[0010] 图4A与图4B是根据一些实施例，示出具有至少一些封闭型交叉网状结构的沟槽电容的俯视示意图。

[0011] 图5、图6是根据一些实施例，示出具有交叉网状结构的沟槽电容的剖面示意图。

[0012] 图7A与图7B是根据一些实施例，示出具有场域与岛状结构的沟槽电容的俯视示意图。

[0013] 图8是根据一些实施例，示出制造具有交叉网状结构的沟槽电容的流程图。

[0014] 图9是根据一些实施例，示出电容的剖面示意图。

[0015] 附图标记说明：

[0016] 100～集成电路

[0017] 102、502、602、902～基板

[0018] 104～通孔电容

[0019] 106、500、600～沟槽电容

[0020] 107～开口

[0021] 108～开口直径

[0022] 110～轴径

[0023] 112～通孔深度

[0024] 114、H1、AH1、BH2～沟槽深度

[0025] 116～沟槽长度

[0026] 118、W1、AW1、BW1～沟槽宽度

[0027] 120～沟槽电容布局面积

[0028] 122、128～布局周长

[0029] 124～第一距离

[0030] 126～通孔电容布局面积

[0031] 130～第二距离

[0032] 200～阵列

[0033] 202、204、206、208～线性沟槽电容

[0034] 210、706、708、710、724、725～分离距离

[0035] 212、401～布局面积

[0036] 214～布局周长

[0037] 216、301、408、703、722～第一方向

[0038] 218、303、410、704、723～第二方向

[0039] 300、400、440～交叉网状沟槽电容

[0040] 302A、302B、302C、302D、402、442、444～主要沟槽

[0041] 302L、402L～主要沟槽长度

[0042] 302S～主要沟槽间距

[0043] 302W、402W～主要沟槽宽度

[0044] 304A、304B、304C、304D、304E、404A、404B、404C、446、448、450～次要沟槽[0045] 304L～次要沟槽长度

[0046] 304S～次要沟槽间距

[0047] 304W～次要沟槽宽度

[0048] 305～角度

[0049] 306、306A、452A、452B、705A、705B、705C、727、904～岛状结构

[0050] 306L、705L～岛长度

[0051] 306W、705W、904W～岛宽度

[0052] 402L1～全次要沟槽长度

[0053] 402L2～短次要沟槽长度

[0054] 406、406A、406B、454A、454B、454C、454D、456A、456B、456C、456D、456E、456F～凸出区域

[0055] 502t、504t～顶边

[0056] 503A、603A、603B～沟槽

[0057] 504、906～衬层

[0058] 506、510、514、518、606、610、614、618、910、914～导电层

[0059] 507、511、515、519、607、611、615、619～薄膜对

[0060] 508、512、516、520、608、612、616、620、908、912～绝缘层

[0061] 522、622、916～填充绝缘层/绝缘填充料

[0062] 524～接触蚀刻停止层

[0063] 526、626～第二蚀刻停止层

[0064] 528、538、628、638～层间介电质

[0065] 532、632～第二遮罩层

[0066] 534、536、634、636～电极

[0067] 530A、530B、530C、530D、630A、630B、630C、630D～接触件/接触插塞[0068] 605～分离宽度

[0069] 700、720、900～电容

[0070] 702、721、903～凹口域

[0071] 702L～域长度

[0072] 702W～域宽度

[0073] 712、726～岛间距

[0074] 800～工艺方法

[0075] 810、820、825、830、840、850～步骤

[0076] 902T、916T～顶表面

[0077] 903D～域深度

[0078] 904H～岛高度

[0079] 903W1～总域宽度

[0080] 903W2～半域宽度

[0081] 904S、905～侧壁

[0082] A、A’、B、B’、D、D’～剖面指示标记

[0083] P1～第一凸出区域长度

[0084] P2～第一凸出区域宽度

[0085] P3～第二凸出区域长度

[0086] P4～第二凸出区域宽度

具体实施方式

[0087] 以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件、数值、步骤、材料与配置等的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。可将其他元件、数值、操作、材料与配置等纳入考量。例如，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。

[0088] 再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。用词“在……上”表示物件的两层或多个部分为直接接触，或其中一个在另一个之上(如物件附图所示出)，其中有介于两者的多层或多个物件。用词“直接在……上”用以表示两个物件或层至少有部分的直接接触，其中在直接接触的点并没有介于两者的多层或多个物件。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。

[0089] 电路包括基本元件，例如晶体管、电阻器、电容与电感器，的组合。电路的功能取决于各种基本元件的内容与配置。集成电路包括特定结构设计的元件，这些设计使电路元件得以于单一半导体基板上制造与整合。电容存在于许多集成电路中并用以存储电荷。电容的充电和放电与电路性能的时序、存储电路中信息的存储与维持或保护集成电路不受电性破坏息息相关。在一些实施例中，用以存储数据的电容存在于许多动态随机存取存储器(dynamic random access memory,DRAM)集成电路应用中。

[0090] 图1是基板102中集成电路100的示意图，根据一些实施例，电路具有通孔电容104与沟槽电容106。在一些实施例中，基板102为介电材料如氧化硅。在一些实施例中，基板102为半导体材料。在一些实施例中，基板为掺杂半导体材料。通孔电容104垂直延伸至集成电路的基板102中。沟槽电容106沿着基板102的表面水平延伸。通孔状(via-shaped)电容的电容值可通过修改通孔的尺寸而调整。通孔电容104具有开口直径108大小的开口107、轴径110与通孔深度112。通孔尺寸可通过改变通孔的深度以及/或直径而调整。通孔直径与通孔的开口直径108以及/或轴径110一致。沟槽电容106具有沟槽深度114、沟槽长度116与沟槽宽度118。沟槽电容106具有以布局周长122围绕的沟槽电容布局区域120，而布局周长122距沟槽开口至少第一距离124。通孔电容104具有以布局周长128围绕的布局区域126，而布局周长128距沟槽开口至少第一距离130。通孔电容104的电容值取决于电容的尺寸。增加开口直径108、轴径110以及/或深度112会增加通孔电容104的电容值。增加沟槽深度114、沟槽宽度118以及/或沟槽长度116会增加沟槽电容106的电容值。

[0091] 围绕着单一电容如沟槽电容106与通孔电容104的是布局区域，例如布局区域120(对于沟槽电容106)与布局区域126(对于通孔电容104)。一般而言，集成电路的设计规则控制着电路元件的尺寸与电路元件间的间距，且包括集成电路设计规则在内的布局区域，提供了电容与邻接部件(其他电容以及布线与内连线(interconnect)结构)间的最小间距，以减少或控制寄生电容(parasitic capacitance)、串扰(cross talk)与其他电路性能特征。增加(在一些实施例中，或减少)电容尺寸有时会改变电容布局面积。在一实施例中，不修改在基板102顶表面上的布局面积126而增长通孔电容104(例如，具有更深的深度)。当通孔开口107的开口直径108扩大时，根据针对集成电路100的设计规则，布局面积126增加。沟槽电容106具有布局面积120，当沟槽长度116以及/或沟槽宽度118增加时布局面积120会随之增加。布局面积120并不会随沟槽深度114修改而增加或减少，因为沟槽电容106的尺寸变化垂直于布局面积120所在的基板102的顶表面。

[0092] 增加集成电路电容的电容值，而仅非修改电容的尺寸，的一种方法是改变电容的形状或布局。尽管修改沟槽电容106的沟槽长度116以及/或沟槽宽度118会改变电容值，沟槽电容106在修改一或多个尺寸后仍为线性(linear)沟槽。本发明的一些实施例包括具有交叉网状(cross-hatched)的沟槽电容，而非常见于许多工艺的线性沟槽电容。在一些实施例中，沟槽电容的交叉网状包括一或多个主要沟槽，沿着第一方向延伸，且与沿着不同于第一方向的第二方向延伸的一或多个次要沟槽相交，使得支持交叉网状沟槽电容的基板被分割以形成岛状结构或凸出区域，如俯视示意图中所示出。在沟槽电容的布局区域之中，含括次要沟槽可实质上增加沟槽之中的表面积，而这些沟槽用以接收作为电容板的导电层。具有交叉网状结构的沟槽电容，相较于不具从主要沟槽延伸或交叉连接的次要沟槽的沟槽电容，更能有效率地利用布局区域之中的面积。在一些实施例中，以集成电路相同布局面积而言，交叉网状沟槽电容具有线性沟槽电容两倍以上的电容值。

[0093] 图2是线性电容202、204、206与208的阵列200的俯视示意图，这些线性电容平行排列于基板材料中，且依设计规则分离距离(design rule separation distance)210所分离，使得阵列200的各沟槽电容具有布局周长214围绕范围之内的布局区域212。具有线性沟槽电容的阵列200的基板，其大部分表面积包括围绕于沟槽的空白空间。沟槽电容如沟槽电容202、204、206与208为直线型，且对一给定沟槽尺寸而言，会最大化布局区域的一小部分，此部分将沟槽与邻接沟槽或其他电路元件分隔。

[0094] 图3是单一交叉网状沟槽电容300的俯视示意图，此单一交叉网状沟槽电容300包括沿着第一方向301延伸的一组主要沟槽302A至D，以及沿着第二方向303延伸的一组次要沟槽304A至E。在一些实施例中，第一方向301垂直于第二方向303。在一些实施例中，第一方向与第二方向所夹的角度305在约30度至约150度的范围，本发明实施例中此范围以外的角度也会纳入考量。交叉网状沟槽电容300的各主要沟槽具有主要沟槽宽度302W与主要沟槽长度302L。交叉网状沟槽电容300的各次要沟槽具有次要沟槽宽度304W与次要沟槽长度304L。交叉网状沟槽电容的实施例并不局限于特定尺寸或如交叉网状沟槽电容300所呈现的实施例。然而，在一些实施例中，主要以及/或次要沟槽根据集成电路的设计，各具有不同宽度以及/或不同长度，而不会对电容功能有不良影响。再者，交叉网状沟槽电容的实施例具有与示出于图3中的沟槽电容不同数量的主要沟槽与次要沟槽。在一些实施例中，主要沟槽以及/或次要沟槽的数量与沟槽的尺寸可根据集成电路设计规则而调整与修改，以保持在本发明实施例的范围中并符合预期的性能尺度。

[0095] 交叉网状沟槽电容300还包括岛状结构(也称为柱状结构(pillar))306，位于邻接主要沟槽与次要沟槽的交会处之间。例如，岛状结构306A位于主要沟槽302A与302B间以及次要沟槽304A与304B间。岛状结构306A具有岛长度306L与岛宽度306W，其中岛宽度306W为邻近次要沟槽304A至B间的距离，且306L为邻近主要沟槽302A至B间的距离。在交叉网状沟槽电容300中，各岛状结构306具有相同的岛面积，因为各主要沟槽302具有相同的主要沟槽间距302S，且各次要沟槽具有相同的次要沟槽间距304S。在一些实施例中，交叉网状沟槽电容中各对主要与次要沟槽的主要沟槽间距与次要沟槽间距不同，但本发明并非以此为限。

[0096] 交叉网状沟槽电容300具有布局区域周长310围绕范围之内的布局区域308。交叉网状沟槽电容300的外边缘与布局面积周长310以设计规则分离距离312所分离。在一些实施例中，设计规则分离距离在交叉网状沟槽电容的所有边上皆相同。在一些实施例中，设计规则分离距离在交叉网状沟槽电容的一些或所有边上不同。在一些实施例中，当交叉网状沟槽电容具有与线性沟槽电容相同的电容值时，交叉网状沟槽电容的布局面积小于线性沟槽电容的布局面积。具有交叉网状沟槽电容的集成电路相较于线性沟槽电容的集成电路，使用较小的布局面积，或以较高的标准执行(例如较长的电荷衰减时间)。线性沟槽电容具有延长的布局区域而交叉网状沟槽电容具有较为不同的长宽比(亦即，长尺寸对于短尺寸的比例)与形状。在一些实施例中，交叉网状沟槽电容具有方形布局面积，其长宽比为1比1(长比宽)。对于交叉网状沟槽电容，相较于线性沟槽电容，单位布局面积的单一电容的电容值会增加，因为交叉网状沟槽电容较不延长的布局面积，较线性沟槽更能有效率地将导电表面积(例如主要与次要沟槽的侧壁)聚集至布局区域之中。用于电容板的导电层沿着沟槽电容的沟槽侧壁与底部各处延伸。交叉网状沟槽电容可增加在电容结构中导电层沉积所在的表面积(例如利用主要沟槽长边延伸部分间先前未利用的空间，以容纳次要沟槽的短边部分)，以增加电容值或提供集成电路每单位布局面积较高的电容值。

[0097] 根据一或多种实施例，图4A示出开放型布局(open layout)的交叉网状沟槽电容400(也称为纯开放型布局交叉网状沟槽电容)的一种实施例。交叉网状沟槽电容300为封闭型布局(closed layout)的代表，其中电容的主要与次要沟槽于基板中电容形成处，形成电容的侧壁。在封闭型布局电容中，电容角落的沟槽交会处一般是“L”型，沿着电容侧壁的交会处为“T”型，而内部交会处为“X”型。在一些实施例中，封闭型布局电容在电容布局区域之中只具有电容材料的岛状或柱状结构。交叉网状沟槽电容400为开放型布局的代表，其中一些沟槽或其部分沟槽向外延伸超过与另一沟槽的交会处，以在电容面积之中形成电容周长周围的基板材料的凸出区域。

[0098] 交叉网状沟槽电容400具有沿着第一方向408延伸的单一主要沟槽402与沿着第二方向410延伸的三个次要沟槽404A至C。为在本发明实施例中命名的目的，主要沟槽为具有最长沟槽长度且相互平行的沟槽，而次要沟槽较主要沟槽短(一般而言)并与主要沟槽间具有一角度。根据一些实施例，主要沟槽与次要沟槽在基板上具有相同的长度。主要沟槽402具有主要沟槽长度402L与主要沟槽宽度402W。次要沟槽404A至C具有次要沟槽宽度404W与两个关联长度：全次要沟槽长度(total secondary trench length)404L1(从第二沟槽的末端测量至远端)与短次要沟槽长度(abbreviated secondary trench length)404L2，其测量超出主要沟槽侧壁的次要沟槽凸出部分。交叉网状沟槽电容400周围的凸出区域406皆具有相同的面积。根据一或多种实施例的沟槽电容中沟槽的尺寸与位置，其他开放型交叉网状沟槽电容周围的凸出部分皆为相同尺寸或各具有不同尺寸。凸出区域406A(两侧边以沟槽电容的沟槽为界)具有第一凸出区域长度P1与第一凸出区域宽度P2，且凸出区域406B(三侧边以沟槽电容为界)具有第二凸出区域长度P3与第二凸出区域宽度P4。此包括交叉网状沟槽电容的特定实施例(例如封闭型布局交叉网状沟槽电容300与开放型布局交叉网状沟槽电容400)为本发明实施例中含括的许多交叉网状沟槽电容结构其中的两例，本发明实施例可包括在交叉网状沟槽电容不同边上的开放型与封闭型布局部分的组合，且在电容内部具有至少一岛状或柱状结构，以及/或邻接于电容且在电容之外的至少一凸出区域部件。

[0099] 图4是具有如上述的开放型与封闭型布局面向的交叉网状沟槽电容440的俯视示意图。交叉网状沟槽电容440具有两个主要沟槽442与444，与三个次要沟槽446、448与450相交。主要与次要沟槽的交会处在交叉网状沟槽电容440中产生两个岛状结构452A与452B，被多个凸出区域454A至454F所围绕。凸出区域454A至454F的尺寸由主要与次要沟槽从位于交叉网状沟槽电容440的中心区域的岛状结构452A与452B，相互延伸超过的长度所调整。在一些实施例中，交叉网状沟槽电容的外部部分由岛状结构与凸出区域结合而成。

[0100] 图5是沟槽电容500嵌入基板502的剖面示意图。沟槽电容500对应于图3的剖面指示标记A至A’以及图4A的剖面指示标记D至D’。制造沟槽电容500的方法800如图8的流程图所示出，并与下述沟槽电容500的结构一同描述。沟槽电容500包括具有沟槽宽度W1与沟槽深度H1的沟槽503A。制造沟槽500的步骤包括第一步骤810，其中沟槽电容500的沟槽图案(也称为电容图案)转移至基板502。在一些实施例中，基板502包括一或多种半导体材料。在一些实施例中，基板502包括元素或无掺质半导体材料、化合物半导体材料以及/或合金半导体材料。元素半导体材料的范例包括，而非局限于，单晶硅(monocrystalline silicon)、多晶硅、非晶硅(amorphous silicon)、锗(Ge)以及/或钻石(C)。二元(binary)化合物半导体材料包括，而非局限于，IV-IV族材料包括硅锗(SiGe)、锗碳(GeC)与硅碳(SiC)，以及III-IV族材料，例如：砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)以及/或锑化铟(InSb)。半导体材料也可包括，而非局限于，磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)以及/或磷砷化镓铟(GaInAsP)，在本发明实施例的范围中其他化合物半导体也可纳入考量。在一些实施例中，基板502包括一或多种介电材料。在一些实施例中，基板材料包括氧化硅、旋转涂布玻璃(spin-on glass,SOG)、硼磷硅酸盐玻璃(boron phosphosilicate glass,BPSG)、氟硅酸盐玻璃(fluorinated silica glass,FSG)、低介电常数介电材料、氮氧化硅(silicon-oxy-nitride)或其他适合层间介电质(inter-layer dielectric)或适合用以形成电容沟槽的介电材料。

[0101] 在一些实施例中，利用合适的技术或方法形成基板502中含括在内的多层，这些技术或方法包括，而非局限于，有机金属气相磊晶(metal-organic vapor phase epitaxy,MOVPE)、分子束磊晶(molecular beam epitaxy,MBE)、氢化物气相磊晶(hydride vapor phase epitaxy,HVPE)、有机金属分子束磊晶(metal-organic molecular beam epitaxy,MOMBE)、原子层沉积(atomic layer deposition,ALD)以及/或前述的组合。

[0102] 在一些实施例中，基板502包括半导体材料与绝缘材料两者，以形成绝缘体上覆半导体(semiconductor-on-insulator)基板。根据一或多种实施例，绝缘体上覆半导体基板包括形成于绝缘材料(介电材料)顶部的至少一半导体层，此绝缘材料在工艺中电性隔离此至少一半导体层、邻接的半导体材料、其他集成电路元件或邻接集成电路。绝缘体上覆半导体基板有时包括介电材料如氧化硅或蓝宝石(例如蓝宝石上覆硅(silicon-on-sapphire,SOS))。基板502的一些实施例包括应变(strained)半导体材料以及/或磊晶成长层，以促进载子(carrier)在半导体材料中移动。

[0103] 在一些实施例中，基板502包括掺杂半导体材料。根据一或多种实施例，一些基板可包括单一层半导体材料。根据一或多种实施例，一些基板包括多层半导体材料。根据一或多种实施例，半导体材料层中的掺质存在于多层半导体材料薄膜堆叠(film stack)的单一层，或存在于多层半导体材料薄膜堆叠的多层。根据一些实施例，一或多种半导体材料以至少一种p型以及/或n型掺质掺杂，掺质的选择取决于基板上欲制造的半导体装置所使用的功能性以及/或性能目标参数。

[0104] 在一些实施例中，步骤810包括将沟槽图案蚀刻至基板前的准备步骤。准备步骤可包括工艺步骤如：在基板的顶表面上沉积遮罩，以在蚀刻工艺中控制沟槽图案的尺寸。根据一些实施例，遮罩材料包括，而非局限于，光刻胶、聚酰亚胺(polyimide)、氧化硅、氮化硅(例如Si3N4)、氮氧化硅(SiON)、碳化硅(SiC)、碳氧化硅(SiOC)或前述的组合。根据集成电路的性能标准与其工艺，遮罩可包括单一层或多层材料。在一些实施例中，当基板中形成沟槽图案的工艺宽裕度(process window)较不稳定、需要额外的蚀刻工艺选择性，或当使用额外遮罩层而有较好的形状控制以有利于图案化时，多层遮罩材料较为符合需求。前导步骤也可包括(当遮罩材料非光刻胶时)在基板的顶表面上沉积光刻胶材料。在一些实施例中，光刻胶材料为第一遮罩层。在一些实施例中，光刻胶层为过渡层(transitory layer)，用以转移图案至光刻胶与基板间的遮罩层。在一些实施例中，遮罩层为无机遮罩层，包括氧化硅、氮化硅、氮氧化硅或相对基板材料而言，能被选择性蚀刻的其他遮罩层。

[0105] 在一些实施例中，前导步骤包括：将沟槽蚀刻于基板材料之中以凹蚀基板材料之前，蚀刻遮罩层在基板材料上。本发明所属技术领域中技术人员应能理解，本发明实施例包括：与在基板中形成沟槽图案相容的合适技术的范围，且并非局限于本发明实施例的所述。

[0106] 在步骤810中，利用一或多个遮罩层在基板的顶表面上蚀刻基板，以转移沟槽图案至基板。在一些实施例中，蚀刻工艺为湿式化学蚀刻工艺。在一些实施例中，蚀刻工艺为干式蚀刻或等离子体蚀刻工艺。根据欲蚀刻基板的本质与基板中沟槽图案符合需求的特性，选择转移沟槽图案至基板的蚀刻工艺。在一些实施例中，以强力电磁场激发含卤素(halogen)反应气体以解离为离子的方式，等离子体蚀刻基板材料。在一些实施例中，反应气体包括四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、氯气、二氟二氯甲烷(CCl2F2)、四氯化硅(SiCl4)、二氯化硼(BCl2)或适合蚀刻半导体基板材料的前述的组合。在一些实施例中，反应气体包括单一气体或适合将介电材料蚀刻至欲形成的沟槽的气体的组合。通过改变电磁场，或根据本发明所属技术领域中熟知的等离子体蚀刻技术所使用的固定偏压(bias)，加速反应离子以撞击基板材料。湿式蚀刻工艺包括将已遮蔽的基板暴露于液态或溶解蚀刻剂，例如柠檬酸(C6H8O7)、双氧水(H2O2)、硝酸(HNO3)、硫酸(H2SO4)、盐酸(HCl)、醋酸(CH3CO2H)、氢氟酸(HF)、缓冲(buffered)氢氟酸、磷酸(H3PO4)、氟化铵(NH4-F)、氢氧化钾(KOH)、乙二胺邻苯二酚(ethylenediamine pyrocatechol,EDP)、四甲基氢氧化铵(tetramethylammonium Hydroxide,TMAH)或前述的组合。根据一些实施例，可利用湿式与干式蚀刻工艺的组合在基板中形成沟槽。

[0107] 根据一或多种本发明实施例，形成于基板中的沟槽图案包括与主要以及次要沟槽相对应的多组线条。沟槽图案中沟槽线条的数量、间距、尺寸与方向可根据各集成电路设计限制而有所不同。然而，本发明实施例的范围中所述的沟槽图案至少具有沿着第一方向(例如：图3的元件301或图4的元件408)延伸的一或多个主要沟槽(例如：图3的元件302A至D或图4的元件402)，以及至少一次要沟槽，沿着不同于第一方向的第二方向延伸(例如：图3的元件303或图4A的元件410)。具有交叉网状沟槽图案的集成电路电容的一些实施例包括单一主要沟槽与单一次要沟槽。具有交叉网状沟槽图案的集成电路电容的一些实施例包括多个平行主要沟槽与一或多个次要沟槽。具有交叉网状沟槽图案的集成电路电容的一些实施例包括单一主要沟槽与多个次要沟槽(例如：交叉网状沟槽电容400)。在一些实施例中，在整个沟槽图案中主要沟槽间之间距是一致的。在一些实施例中，在整个沟槽图案中主要沟槽间之间距是不一致的。在一些实施例中，相较于沿着相同方向延伸与从相交沟槽延伸的其他沟槽部分，沟槽部分的凸出部分从交叉网状电容图案中的相交沟槽可延伸出不同距离。在一些实施例中，交叉网状沟槽图案可包括在沟槽图案内部的岛状或柱状结构。在一些实施例中，交叉网状沟槽图案可包括岛状或柱状结构，且也包括围绕于电容的沟槽图案的外部部分的凸出区域。在打开遮罩层与蚀刻沟槽至基板(以湿式蚀刻抑或是干式/等离子体蚀刻)后，在继续形成电容前，从基板顶表面移除一或多个遮罩层。

[0108] 方法800包括步骤820，其中沉积绝缘与导电材料交替层(alternating layer)，两两成一对。在一些实施例中，先沉积绝缘层。在一些实施例中，先沉积导电层。一绝缘层与一导电层所组成的一对层状结构称为薄膜对(film pair)。

[0109] 在一些实施例中，利用化学气相沉积(chemical vapor deposition,CVD)、原子层沉积、高密度等离子体化学气相沉积(high density plasma CVD)、溅射(sputtering)或任何其他合适的方法，包括先前所述在基板与沟槽侧壁两者露出的表面上，形成一般顺应性介电层的方法或方法的组合，沉积绝缘层。在一些实施例中，绝缘层可包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅以及/或前述的组合。绝缘层可包括一或多种介电材料包括，而非局限于，氧化铪(HfOx-)、氧化镧(LaO)、一氧化铝(AlO)、氧化铝(Al2O3)、一氧化锆(ZrO)、一氧化钛(TiO)、五氧化二钽(Ta2O5)、钛酸锶(SrTiO3)、钛酸钡(BaTiO3)、硅酸铪(HfSiO)、硅酸镧(LaSiO)、硅酸铝(AlSiO)、钛酸铪(HfTiO4)或前述的组合。

[0110] 在一些范例中，利用化学气相沉积、原子层沉积、高密度等离子体化学气相沉积、溅射或其他合适的方法沉积导电层。导电层的范例可包括多晶硅、金属、氮化金属、硅化物、金属合金或其他合适的电性导电材料或前述的组合。在一些实施例中，导电层包括执行传导/存储电荷以外功能的多层。在本发明一些实施例中，在整组多个薄膜对中使用相同的导电层。在本发明一些实施例中，在整组多个薄膜对中使用相同的绝缘层。在一些实施例中，各薄膜对使用相同的导电材料与绝缘材料。在一些实施例中，一组多个薄膜对在薄膜对堆叠中的不同阶层使用不同的导电材料。在一些实施例中，一组多个薄膜对在薄膜对堆叠中的不同阶层使用不同的绝缘材料。

[0111] 在一些实施例中，导电层以纯金属层所形成。在一些实施例中，导电层包括两或多种金属的合金。在一些范例中，导体层包括氮化金属以及/或金属硅化物。利用溅射、原子层沉积、化学气相沉积、等离子体增强化学气相沉积(plasma enhanced CVD,PECVD)或本发明所属技术领域中所熟知的其他沉积技术，形成纯金属或两或多种金属的合金。在一些实施例中，沉积一层金属与一层硅，并回火(anneal)金属/硅薄膜，利用融化以及/或扩散的方式，以混合两材料而形成新的导电层，最终形成金属硅化物层。根据一些实施例，导电薄膜的厚度在约200埃至约600埃的范围。在导电薄膜过厚的实施例中，电容的电容值会减少。当导电薄膜过薄，沉积的导电层容易具有介电层完全覆盖的问题。减少覆盖率会直接且成比例减少电容的电容值。

[0112] 沟槽电容500包括多个薄膜对507、511、515与519相互层层堆叠。在一些实施例中，沟槽电容包括两个薄膜对。在一些实施例中，沟槽电容包括不多于12个薄膜对。在一些实施例中，衬层(liner layer)可选择地沉积在基板上的开口之中。在这个情况时，当电容的沉积层与基板的材料为相同形态(绝缘或导体/半导体)时，衬层分离基板与电容的沉积层。在非限制的实施例中，沟槽电容包括含有氮化钛(TiN)的衬层，而其他衬层材料包括钽、氮化钽(TaN)、铜与钛，也可纳入考量。如下所述，图5包括掺杂的半导体材料如基板502、衬层504与相互层层堆叠的多个薄膜对507、511、515与519。在图5的实施例中，各薄膜对的第一层(例如：层506、510、514、518)是导电层，且各薄膜对的第二层(例如：层508、512、516、520)是绝缘层。在其他实施例中，当基板材料与第一薄膜对中的第一沉积层为相反形态的薄膜时(例如：介电基板，第一沉积层为导电层)，衬层从薄膜堆叠省略。在一些实施例中，薄膜对包括第一沉积绝缘层与第二沉积导电层。在一些实施例中，衬层504是扩散阻障层(diffusion barrier layer)。在一些实施例中，衬层504是电性隔离半导体基板与薄膜对中的第一沉积层的绝缘层。在图5的实施例中，衬层504是绝缘衬层，分离导电层506与基板502中掺杂的半导体材料。在一些实施例中，基板使用绝缘材料，则省略衬层，且薄膜对以先沉积导电层再沉积绝缘层的方式，直接沉积于基板材料上。

[0113] 当通过接触插塞(contact plug)或一些其他内连线结构连接集成电路中的电极时，薄膜对的导电层形成于集成电路电容的电容板之中。在一些实施例中，薄膜对的数量(N)，或导电层与绝缘层的数量(N)，在至少2到不超过20的范围，而本发明实施例范围的内更多数量的薄膜对也可纳入考量。在一些实施例中，沟槽电容薄膜堆叠中导电层与绝缘层的厚度在整个薄膜堆叠都是一致的。在一些实施例中，根据集成电路的电容值标准，沟槽电容薄膜堆叠中或电容中一堆叠的薄膜之中，导电层与绝缘层在晶圆各处的厚度可不相同。在一些实施例中，各导电层具有约200埃至约600埃的厚度。在一些实施例中，某些导电层具有与至少一导电层不同的厚度，而此至少一导电层符合或超过已决定的最小设计厚度。在一些实施例中，各导电层具有约400埃至约450埃的厚度。在一些实施例中，在沟槽中沉积任何绝缘或导电层之前，沉积衬层504，以隔离基板材料(掺杂或未掺杂)与沟槽电容薄膜堆叠。

[0114] 在一些实施例中，方法800还包括步骤825，为导电层修整步骤，其中以一层光刻胶或一些其他遮罩材料覆盖一层导电材料，且蚀刻此导电材料以保留导电材料的剩余部分，覆盖沟槽503A底部与侧边与基板502的顶边502t的一部分或衬垫材料504的顶边504t。修整导电材料后，可选择地在导电材料顶表面上沉积密封材料523，以保护导电材料(或导电层506、510、514以及/或518)的端点部分。修整导电材料后，在导电层(若有，以及密封材料的一部分)中导电材料的顶表面上，沉积用于绝缘层508、512、516以及/或520的绝缘材料，并修整绝缘材料，以形成含有绝缘材料一部分以及各导电层端点处的密封材料的一部分的薄膜对，此绝缘材料一部分延伸超过导电层的顶表面整体，其中绝缘材料沉积于导电层的顶表面之上。在一些范例中，密封材料为绝缘材料，相似于绝缘层所使用的材料，在步骤825中如以上所描述。

[0115] 当多个薄膜对沉积至沟槽中，在基板502的顶表面或衬层504上，第一薄膜对具有最大的横向扩展(lateral spread)范围，而各继续的薄膜对具有的横向扩展范围则较小。导电层与绝缘层在继续或稍后沉积的薄膜对中，横向扩展范围的减少，提供较早沉积的导电薄膜的横向区域或接触垫(contact pad)部分，且穿过在沟槽电容顶部上稍后沉积的层间介电材料，利用所形成的通孔或导电柱状结构，制造电性接触件至此些部分。薄膜对各导电层的横向区域的尺寸与位置取决于修整工艺时。在一些实施例中，一薄膜对或导电层的接触垫设置于沟槽电容的一端点，而邻接薄膜对的接触垫则设置于沟槽电容的不同端点，以减少穿过层间介电质延伸的通孔偶然短路错接的机会。在一些实施例中，单一导电层具有多个接触垫，而各接触垫以通孔/内连线连接至电容同一充电线。

[0116] 方法800可包括可选择的步骤830，在薄膜对中一堆叠的绝缘层与导电层的至少一最顶层绝缘层上，沉积填充绝缘层522。当沟槽一边上的绝缘层520的顶表面与沟槽另一边上的绝缘层520的顶边分离时，于绝缘层520上沉积图5中的填充绝缘层522。在一些范例中，相较于示出于图5的沟槽电容，沟槽电容多具有两个薄膜对。在一些范例中，沟槽电容的薄膜对不多于12个。

[0117] 填充绝缘层522分离沟槽其中一边与另一边的绝缘层520的顶表面，且为沉积于沟槽图案中的薄膜对提供结构稳定性。填充绝缘层522包括一或多种氮化硅、氧化硅、氮氧化硅、碳化硅、氮碳化硅(SiCN)、氮化硼(BN)、氮硼化硅(SiBN)、氮硼碳化硅(SiCBN)或其他合适的介电材料，其用以填充沟槽每一边与另一边上的最顶层薄膜对的部分间的开口。

[0118] 方法800包括步骤840，其中露出导电层顶部部分，如上述的接触垫上，以制造电性连接至集成电路的多个部分。在一些实施例中，形成接触开口与露出部分接触垫前，于薄膜对与填充绝缘层522顶部上沉积绝缘与蚀刻停止层。

[0119] 因此，在一些实施例中，沟槽电容500包括沉积于基板、衬层(若有)与薄膜对之上的接触蚀刻停止层(contact etch stop layer,CESL)524，以及第二接触蚀刻停止层526，以在形成接触插塞时保护接触蚀刻停止层。沟槽电容500也包括层间介电质528以隔离电容与集成电路内连线的剩余部分。如图5中所示出，接触蚀刻停止层524覆盖填充绝缘层522、各薄膜对顶部之上的绝缘层以及各薄膜对的接触垫。接触蚀刻停止层524包括一或多层合适的蚀刻停止材料，包括，而非局限于，氮化硅、氧化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮硼化硅、氮硼碳化硅或前述的组合。在一些实施例中，利用化学气相沉积、等离子体增强化学气相沉积、物理气相沉积、原子层沉积、旋转涂布(spin-on coating)、其他合适的工艺或前述的组合，形成接触蚀刻停止层524。在一些实施例中，于接触蚀刻停止层524的顶部的上沉积阻障层或第二蚀刻停止层526，以促进层间介电质528在第二蚀刻停止层顶部之上的蚀刻一致性。在一些实施例中，使用不同化学组成的第二蚀刻停止层，能改善蚀刻工艺对蚀刻停止材料的选择性，以减少工艺之中意外蚀刻穿越导电层的风险时。蚀刻停止层也能用以提供光谱终点(spectroscopic endpoints)以及/或提供足够的蚀刻时间，以清除接触插塞底部剩余的聚合物或层间介电材料，且减少蚀刻被阻挡或在电容中的导电层形成小接触开口的可能性。适合第二蚀刻停止层的材料可包括氮化硅、氧化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮硼化硅、氮硼碳化硅或前述的组合，或在本发明所属技术领域中熟知的其他材料。

[0120] 在一些实施例中，利用接触件(填充至接触插塞开口的金属)或导孔，穿过第二蚀刻停止层526顶部之上的层间介电质528、层间介电质528顶部之上的第二遮罩层532以及从第二遮罩层532延伸并停靠在层间介电质528的电极534与536，电性连接至集成电路的另一部分。在一些实施例中，停靠在第二遮罩层532顶部之上的电极534与536与层间介电质528分离。电极534以接触件530A电性连接至导电层510，且以接触件530C电性连接至导电层518。电极536以接触件530B电性连接至导电层514，且以接触件530D电性连接至导电层506。
电极534与536位于第二遮罩层532顶部之上的层间介电质538之中。通过层间介电质528、第二遮罩层526、接触蚀刻停止层524与绝缘层，执行蚀刻工艺以形成开口，而接触件530A至D形成于此些开口之中。

[0121] 在一些实施例中，利用化学气相沉积、等离子体增强化学气相沉积、物理气相沉积、原子层沉积、旋转涂布、其他合适的沉积工艺或前述的组合，形成接触蚀刻停止层。在一些实施例中，步骤840包括沉积如上述的第二蚀刻停止层526。利用化学气相沉积、等离子体增强化学气相沉积、物理气相沉积、原子层沉积、旋转涂布、其他合适的沉积工艺或前述的组合，且利用如上述合适的材料，形成第二蚀刻停止层。步骤840包括沉积层间介电质528，以分离电极534、536与沟槽电容导电层的顶表面。利用化学气相沉积、等离子体增强化学气相沉积、物理气相沉积、原子层沉积、旋转涂布、其他合适的沉积工艺或前述的组合，形成层间介电质528，且层间介电质528可包括，而非局限于，氮化硅、氧化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮硼化硅、氮硼碳化硅、硼磷硅酸盐玻璃、旋转涂布玻璃、未掺杂硅酸盐玻璃(undoped silicate glass,USG)、氟硅酸盐玻璃、高密度等离子体氧化物(high-density plasma oxide)、等离子体增强四乙氧基硅烷(plasma-enhanced TEOS)或前述的组合。步骤840可包括于层间介电质528顶部之上沉积第二遮罩层532。在一些实施例中，利用化学气相沉积、等离子体增强化学气相沉积、物理气相沉积、原子层沉积、旋转涂布或本发明所属技术领域中所熟知的其他方法，沉积第二遮罩层532。第二遮罩层532可包括绝缘薄膜，例如氧化硅、氮化硅(例如Si3N4)、氮氧化硅、碳化硅、碳氧化硅或前述的组合。步骤840包括与以下有关的工艺步骤：利用遮罩如光刻胶在层间介电质528或第二遮罩层532顶表面之上形成图案，以形成层间介电质中的接触插塞开口，以及至少蚀刻层间介电质528、第二蚀刻停止层
526(若有)与接触蚀刻停止层524，以穿过接触插塞开口(未示出，但对应至图5的532A至D的位置)露出导电薄膜(如示出于图5的导电薄膜508、512、516与520)的顶部部分。

[0122] 方法800包括步骤850，其中内连线结构连接至沟槽电容的导电板。内连线结构至少包括接触插塞(如示出于图5的接触插塞530A至D与电极534与536)。在一些范例中，以导电接触材料填充形成于步骤840中的接触插塞开口的方式，于接触插塞开口(未示出)形成接触插塞。导电接触材料为单一层材料，或有利于以导电材料填充接触插塞开口的多个层导电材料。在一些实施例中，导电接触材料包括衬垫(liner)材料，以防止金属从接触插塞所在的接触插塞开口之中扩散。在一些实施例中，导电接触金属包括金属、金属氮化物、硅化物或一些其他导电材料。导电接触材料的范例包括铜、铝、钨、钛、钌(Rb)、钴(Co)、前述的合金以及本发明所属技术领域中熟知的另一种合适的导电材料。在一些范例中，利用电镀(plating)、物理气相沉积、溅射或任何其他合适的工艺，于接触插塞开口之中沉积导电接触材料。导电接触材料可包括有利于无孔隙(void-free)接触件形成的晶种层(seed layer)与阻障层。导电接触材料包括已加工(回火、布植或溅射)的材料，以减少内连线结构中的接触阻抗。

[0123] 步骤850的一些实施例包括与以下有关的工艺步骤：从层间介电质528的顶层或第二遮罩层532移除层间介电质528中接触插塞外剩余的导电接触材料。根据本发明所属技术领域中所熟知的技术，可执行化学机械研磨、湿式蚀刻、等离子体蚀刻或前述的组合，移除此导电接触材料剩余部分。步骤850可包括工艺步骤如沉积第二层间介电质(例如层间介电质538)、沉积光刻胶、图案化光刻胶、沉积第二遮罩材料，以及蚀刻第二层间介电质，为电极形成连接至接触插塞的开口，且此接触插塞连接至沟槽电容的导电层。

[0124] 图6是具有交叉线条结构(对应至图3的沟槽电容300中剖面指示标记B至B’，或图4A的沟槽400中的剖面指示标记D至D’)的沟槽电容600的剖面示意图。图6的数字对应至如图5的数字，但增加100以简明叙述类似的结构元件、所使用的材料以及制造类似沟槽电容的制造方法。沟槽电容600具有多个沟槽，包括沟槽603A与603B。沟槽603A具有深度AH1与宽度AW1，而沟槽603B具有深度BH2与宽度BW2。分离宽度605为沟槽603A与603B侧壁间的最短距离。第一电极634以接触插塞630A电性连接至第一导电层608，并以接触插塞630C电性连接至第三导电层616。第二电极636以接触插塞630B电性连接至第二导电层612，并以第四接触插塞630D电性连接至第四导电层620。具有交叉网状结构的沟槽电容如电容600，可物理性(横向)分离接触沟槽中不同阶层薄膜对/导电层的电极。在一些实施例中，具有交叉网状结构电容的其中一电极，利用接地接触插塞(未示出)连接至基板，以从电容释放多余载子(carrier)，或在充电电容前接地至一极板以防止集成电路中的电容性能受浮动电荷(floating charge)所影响。

[0125] 图7A是具有凹口域(recessed field)702的电容700的俯视示意图。凹口域具有沿着第一方向703的域长度702L与沿着第二方向704的与宽度702W。域宽度702W小于域长度702L。凹口域702由三个岛状结构705A至C所分隔。各岛状结构705具有沿着第一方向的岛长度705L与沿着第二方向的岛宽度705W。各岛状结构间以岛间距712与邻接岛状结构相互分离，且距凹口域702的侧壁分离距离706、708与710。在一些实施例中，域宽度702W与岛宽度
705W的比例约为3比1(于本发明实施例中，也可将大于3比1的比例纳入考量)，其中凹口域
702包括在岛状结构705相反边上的延伸部分。在一些实施例中，域宽度与岛宽度的比例大于10比1，其中在岛状结构各边的凹口域的宽度较深度大，且岛状结构以侧壁表面区域分割宽广的凹蚀区域，而电容的导电层沉积于此侧壁表面区域。在一些实施例中，分离距离710与岛间距712小于岛长度705L。在一些实施例中，分离距离与岛间距大于岛长度705L。凹口域702中包括岛状结构705，为电容板提供额外的表面积(其侧壁上，除了凹口域的侧壁与凹口域底部的平坦区域)。在一些范例中，凹口域具有固定域长度与域宽度，且通过增加多个岛状结构，可修改电容板的表面积，这些岛状结构具有为了电容板而沉积的多层导电材料的侧壁。

[0126] 图7B是具有充满多个岛状结构727的凹口域721的电容720的俯视示意图，其中岛状结构为圆化(rounded)。在一些实施例中，岛状结构为椭圆形。在一些实施例中，岛状结构为圆形(circular)。在一些实施例中，圆化岛状结构727以分离距离725(凹口域721短侧壁与岛状结构间)、724(凹口域721长侧壁与岛状结构间)与凹口域721的侧壁分离。在一些实施例中，岛状结构727以岛间间距726相互分离。在一些实施例中，分离距离726小于分离距离724与725。凹口域的岛状结构727为电容板(例如：于基板之上沉积导电层，以存储电荷于电容)提供额外的侧壁面积(除了凹口域侧壁，以及凹口域的平坦底部区域)。

[0127] 图9是嵌入基板903且具有凹口域903的电容900的剖面示意图。凹口域903具有域长度903D、总域宽度903W1(于凹口域903侧壁间延伸)与半域宽度903W2。半域宽度903W2为从侧壁905延伸至凹口域中岛状结构904的侧壁904S的尺度。岛状结构904为减高(reduced-height)岛状结构(也称为减高柱状结构)。减高岛状结构的高度小于其位在的凹口域侧壁的高度(例如岛高度904H小于域深度903D)。岛状结构904具有岛宽度904W。根据上述的技术，衬层906形成于基板902上，且沿着凹口域903的侧边与底部之上，以及岛状结构904的侧边与顶部之上连续延伸。在一些实施例中，衬层于结构中省略。根据上述的技术，于基板上(或可选择地，在衬层上)沉积绝缘层908，且其连续覆盖凹口域903的侧边与底部，以及岛状结构904的侧边与顶部之上。根据上述的技术，于绝缘层908上沉积导电层910。绝缘薄膜912沉积于导电层910之上，且导电层914沉积于绝缘薄膜912之上。绝缘层908、912与导电层910、914沿着凹口域903的侧壁与底部之上，以及岛状结构904的的侧壁904S与顶部904T之上连续延伸。于凹口域903中导电层914的顶部上沉积绝缘填充料916，并平坦化装置使得基板的顶表面902T实质上与绝缘填充料916的顶表面916T平行。导电层910与914的边缘部分实质上也与顶表面916T与902T共表面。在一些实施例中，岛高度904H与域深度903D相同，装置平坦化后所得的剖面示意图近似于如图6中所示出的剖面示意图，其中两沟槽可以介于基板间的柱状或岛状结构而相互分离(如沿着剖面指示标记B至B’或D至D’)。根据一些实施例，在工艺中岛状结构904的高度904H可调整，以调整电容900的电容值。

[0128] 沟槽电容的结构包括沿着两个方向延伸的沟槽，其中沿着第一方向沿伸的两主要沟槽间的空间，以沿着第二方向延伸的次要沟槽填充。通过重新利用主要沟槽间的空间来存储电荷，先前用以隔离邻接电容，交叉网状结构沟槽电容的整体电容值变得比只利用线性沟槽电容更大(集成电路每单位布局面积)。每单位布局面积更大的电容值使制造商得以减少晶粒(die)面积，或增加集成电路中的电容数量，以相近的工艺成本，增加整体利润。交叉网状结构沟槽电容通过修改沟槽间之间距，或通过修改电容布局区域中的岛状结构尺寸，可微调电容值，不须花费额外成本(就布局面积而言)，而简化电路设计工艺。

[0129] 本发明实施例涉及集成电路中的电容，其于基板中具有至少一主要沟槽，且于基板中具有至少一次要沟槽。主要沟槽沿着一第一方向延伸且次要沟槽沿着不同于第一方向的第二方向延伸。电容包括第一介电材料，分离基板与多个电容板中的第一电容板，以及第二介电材料，分离第一电容板与此些电容板中的第二电容板，其中第一介电材料、第二介电材料、第一电容板与第二电容板至少部分位于基板中的至少一主要沟槽与至少一次要沟槽之中。在一些实施例中，电容的顶表面实质上与第一介电材料、第二介电材料、第一电容板与各二电容板的各顶表面实质上共表面。在一些实施例中，电容具有沿着岛状结构侧壁延伸的电容板的一部分，此岛状结构由至少一主要沟槽与至少一次要沟槽所形成。在一些实施例中，电容具有沿着第一方向与第二方向延伸的沟槽，其中第一方向与第二方向相互垂直。在一些实施例中，电容具有第一电容板，第一电容板包括至少两导电层。在一些实施例中，电容具有第一与电二电容板两者，第一与电二电容板包括至少两导电层。在一些实施例中，电容具有至少一次要沟槽，其各具有在第一主要沟槽上打开的远端与在第二主要沟槽上打开的近端，至少一次要沟槽的各个长度与第一主要沟槽以及第二主要沟槽间的距离相同。在一些实施例中，以至少一主要沟槽与至少一次要沟槽形成的岛状结构，具有被第一介电材料、第一电容板、第二介电材料与第二电容板覆盖的侧壁。在一些实施例中，岛状结构的顶表面被第一介电材料、第一电容板、第二介电材料与第二电容板所完全覆盖。在一些实施例中，至少一主要沟槽的宽度大于至少一次要沟槽的宽度。

[0130] 本发明实施例涉及集成电路的电容的制造方法，包括：施加交叉网状电容图案于基板的布局面积内；在电容图案的开口部分中凹蚀基板的第一部分，以形成交叉网状沟槽；以及在基板凹口部分中沉积多个薄膜对，各薄膜对包括绝缘层与导电层。在一些实施例中，此方法还包括：于基板与此些薄膜对上沉积层间介电材料；以及通过层间介电材料的多个开口，露出此些薄膜对的至少两薄膜对的导电层。在一些实施例中，此方法还包括：以导电接触材料填充穿过层间介电材料的此些开口；于层间介电材料与导电接触材料上沉积电极材料；以及分离电极材料的第一部分与电极材料的第二部分。

[0131] 本发明实施例包括集成电路的电容，其包括：一组交叉网状的至少一主要沟槽与至少一次要沟槽在基板中，其中至少一次要沟槽具有第一长度，第一长度大于至少一次要沟槽的第二长度；第一介电材料在基板上的至少一主要沟槽与至少一次要沟槽中；第一导电材料直接在第一介电材料上。本发明实施例也包括：第二介电材料直接在第一导电材料上，以及第二导电材料直接在第二介电材料上。在一些实施例中，至少一主要沟槽各沿着第一方向延伸，至少一次要沟槽各沿着第二方向延伸，且第一方向垂直于第二方向。在一些实施例中，至少一主要沟槽与至少一次要沟槽形成具有四个侧边与四个角落的电容沟槽布局。在一些实施例中，电容还包括至少两个主要沟槽与至少三个次要沟槽，以形成电容中基板的岛状结构。在一些实施例中，至少一次要沟槽的各至少一端延伸超过至少一主要沟槽的侧壁，以形成基板的至少一凸出区域。在一些实施例中，至少一主要沟槽各具有第一深度，第一深度与至少一次要沟槽的各个第二深度相同。在一些实施例中，至少一主要沟槽各具有第一深度，第一深度大于至少一次要沟槽各个第二深度。

[0132] 以上概述数个实施例的部件，以便在本发明所属技术领域中技术人员可更易理解本发明实施例的观点。在本发明所属技术领域中技术人员应理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解到，此类等效的工艺和结构并无悖离本发明的构思与范围，且他们能在不违背本发明的构思和范围之下，做各式各样的改变、取代和替换。

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