半导体装置及半导体装置的制造方法
阅读：594发布：2021-04-11
专利汇可以提供半导体装置及半导体装置的制造方法专利检索，专利查询，专利分析的服务。并且本 发明 涉及一种 半导体 装置及半导体装置的制造方法。根据实施方式，半导体装置包括：衬底；积层体，设置在所述衬底上；及积层膜，具有半导体膜及电荷储存膜。所述积层体具有：多个 电极 膜，隔着空隙而积层；第1绝缘膜，设置在所述多个电极膜中的最下层的电极膜与所述衬底之间，作为金属 氧 化膜、 碳 化 硅 膜、或碳氮化硅膜；及第2绝缘膜，设置在所述多个电极膜中的最上层的电极膜之上，作为金属氧化膜、碳化硅膜、或碳氮化硅膜。所述半导体膜在所述积层体内沿所述积层体的积层方向延伸，所述电荷储存膜设置在所述半导体膜与所述电极膜之间。，下面是半导体装置及半导体装置的制造方法专利的具体信息内容。
1.一种半导体装置，其特征在于包括：
衬底；
多个电极膜，是在所述衬底上并在第1方向积层的多个电极，且在所述第1方向相邻的两个电极膜之间分别具有空隙；
第1绝缘膜，设置在所述多个电极膜中的最下层的电极膜的下方，且为金属氧化膜、碳化硅膜、或碳氮化硅膜；
第2绝缘膜，设置在所述多个电极膜中的最上层的电极膜的上方，且为碳化硅膜、或碳氮化硅膜；
柱状部，包含半导体膜，在所述多个电极膜、所述第1绝缘膜以及所述第2绝缘膜的内部沿积层方向延伸；
电荷储存膜，设置在所述半导体膜与所述多个电极膜之间；以及
第1金属氧化膜，沿所述第1方向延伸，具有在所述电荷储存膜与所述多个电极之间的第1部分以及在所述电荷储存膜与多个所述空隙之间的第2部分，且介电常数比氧化硅膜更高；
所述第1金属氧化膜在所述第1部分与所述多个电极膜接触，在所述第2部分露出在所述空隙。
2.根据权利要求1所述的半导体装置，其特征在于：所述金属氧化膜包含氧化钽、氧化锆、及氧化铪的至少任一者。
3.根据权利要求1所述的半导体装置，其特征在于：所述第1金属氧化膜为氧化锆膜、氧化铪膜、或氧化铝膜。
4.根据权利要求1所述的半导体装置，其特征在于：
所述第1绝缘膜与所述衬底的表面及所述最下层的电极膜相接，所述第2绝缘膜与所述最上层的电极膜相接。
5.根据权利要求1所述的半导体装置，其特征在于：所述第1绝缘膜及所述第2绝缘膜相对于磷酸的蚀刻速率为氮化硅膜相对于磷酸的蚀刻速率的1/30以下，
所述第1绝缘膜及所述第2绝缘膜相对于氢氟酸的蚀刻速率为氧化硅膜相对于氢氟酸的蚀刻速率的1/30以下。
6.根据权利要求1或4所述的半导体装置，其特征在于：所述半导体膜的下端与所述衬底相接，
且还包括导电部，该导电部沿所述积层方向延伸，且具有与所述衬底相接的下端。
7.根据权利要求6所述的半导体装置，其特征在于：在所述导电部的侧面，形成着与所述空隙相连且沿所述积层方向延伸的狭缝。
8.根据权利要求6所述的半导体装置，其特征在于：还包括设置在所述导电部的侧面的第3绝缘膜。
9.根据权利要求8所述的半导体装置，其特征在于：所述电极膜的所述导电部侧的端部的所述积层方向的厚度比所述电极膜的与所述柱状部相邻的部分的厚度更厚，所述第3绝缘膜堵塞所述空隙中的所述导电部侧的端部。
10.根据权利要求1所述的半导体装置，其特征在于：还包括设置在所述电极膜中的与所述空隙相邻的上表面及下表面的第4绝缘膜。
11.一种半导体装置，其特征在于包括：
衬底；
积层体，设置在所述衬底上，且具有：多个电极膜，隔着空隙而积层；后栅极，设置在所述多个电极膜中的最下层的电极膜与所述衬底之间；及第1绝缘膜，设置在所述多个电极膜中的最上层的电极膜之上，且为金属氧化膜、碳化硅膜、或碳氮化硅膜；
柱状部，包含第1半导体膜，在所述积层体内沿所述积层体的积层方向延伸；
电荷储存膜，设置在所述第1半导体膜与所述电极膜之间；
第1金属氧化膜，沿第1方向延伸，具有在所述电荷储存膜与所述多个电极之间的第1部分以及在所述电荷储存膜与多个所述空隙之间的第2部分，且介电常数比氧化硅膜更高；
导电部，在所述积层体内沿所述积层体的积层方向延伸；
第2半导体膜，设置在所述后栅极的下方，且与所述第1半导体膜及所述导电部连接；以及
栅极绝缘膜，设置在所述后栅极与所述第2半导体膜之间；
所述第1金属氧化膜在所述第1部分与所述多个电极膜接触，且在所述第2部分露出在所述空隙。
12.根据权利要求11所述的半导体装置，其特征在于：所述金属氧化膜包含氧化钽、氧化锆、及氧化铪的至少任一者。
13.根据权利要求11所述的半导体装置，其特征在于：所述后栅极包含硅作为主成分。
14.根据权利要求11所述的半导体装置，其特征在于：所述第1金属氧化膜为氧化锆膜、氧化铪膜、或氧化铝膜。
15.根据权利要求11所述的半导体装置，其特征在于：在所述导电部的侧面与所述积层体之间，形成着与所述空隙相连且沿所述积层方向延伸的狭缝。
16.根据权利要求11所述的半导体装置，其特征在于：还包括设置在所述导电部的侧面与所述积层体之间的第2绝缘膜。
17.根据权利要求16所述的半导体装置，其特征在于：所述电极膜的所述导电部侧的端部的所述积层方向的厚度比所述电极膜的与所述柱状部相邻的部分的厚度更厚，所述第2绝缘膜堵塞所述空隙中的所述导电部侧的端部。
18.根据权利要求11所述的半导体装置，其特征在于：还包括设置在所述电极膜中的与所述空隙相邻的上表面及下表面的第3绝缘膜。
19.一种半导体装置的制造方法，其特征在于包括如下步骤：
在衬底上形成作为金属氧化膜、碳化硅膜、碳氮化硅膜、或半导体膜的基底膜；
在所述基底膜上形成具有交替地积层的多个第1层及多个第2层的积层体；
形成在所述积层体内沿所述积层体的积层方向延伸的孔；
在所述孔的侧面，形成从所述侧面侧依序包含第1金属氧化膜、电荷储存膜及半导体膜的积层膜；
在所述积层体上，形成覆盖所述积层膜的上端且为金属氧化膜、碳化硅膜、或碳氮化硅膜的绝缘膜；
形成贯通所述绝缘膜及所述积层体的槽；
利用通过所述槽供给的蚀刻液，一边留着所述绝缘膜，一边将所述多个第1层去除而在所述多个第2层之间形成第1空隙；
通过所述槽在所述第1空隙形成电极膜；以及
利用通过所述槽供给的蚀刻液，将所述多个第2层去除而在所述电极膜间形成第2空隙；且
第1金属氧化膜具有比氧化硅膜更高的介电常数，且具有在所述电荷储存膜与多个所述电极膜之间的第1部分以及在所述电荷储存膜与多个所述第2空隙之间的第2部分，在所述第1部分与多个所述电极膜接触、在所述第2部分露出在所述第2空隙。
20.根据权利要求19所述的半导体装置的制造方法，其特征在于：所述第2层包含氧化硅作为主成分，所述蚀刻液包含氢氟酸。
半导体装置及半导体装置的制造方法
[0001] [相关申请案]
[0002] 本申请案享有以美国临时专利申请案62/203,046号(申请日：2015年8月10日)及美国专利申请案15/003,919号(申请日：2016年1月22日)为基础申请案的优先权。本申请案通过参照这些基础申请案而包含基础申请案的全部内容。
技术领域
[0003] 实施方式涉及一种半导体装置及半导体装置的制造方法。
背景技术
[0005] 本发明的实施方式提供一种能够容易地形成空隙的半导体装置及半导体装置的制造方法。
[0006] 实施方式的半导体装置包括：衬底；积层体，设置在所述衬底上；及积层膜，具有半导体膜及电荷储存膜。所述积层体具有：多个电极膜，隔着空隙而积层；第1绝缘膜，设置在所述多个电极膜中的最下层的电极膜与所述衬底之间，作为金属氧化膜、碳化硅膜、或碳氮化硅膜；及第2绝缘膜，设置在所述多个电极膜中的最上层的电极膜之上，作为金属氧化膜、碳化硅膜、或碳氮化硅膜。所述半导体膜在所述积层体内沿所述积层体的积层方向延伸，所述电荷储存膜设置在所述半导体膜与所述电极膜之间。附图说明
[0007] 图1是实施方式的半导体装置的示意俯视图。
[0008] 图2是实施方式的半导体装置的存储单元阵列的示意立体图。
[0009] 图3是实施方式的半导体装置的存储单元阵列的示意剖视图。
[0010] 图4是图3的一部分的放大剖视图。
[0011] 图5是实施方式的半导体装置的阶梯构造部的示意剖视图。
[0012] 图6～图19是表示实施方式的半导体装置的制造方法的示意剖视图。
[0013] 图20是实施方式的半导体装置的存储单元阵列的示意剖视图。
[0014] 图21、图22A、图22B、图23A、图23B、图24A、图24B、图25A、图25B、图26、图27A、图27B是表示实施方式的半导体装置的制造方法的示意剖视图。
[0015] 图28是实施方式的半导体装置的存储单元阵列的示意剖视图。
[0016] 图29～图34是表示实施方式的半导体装置的制造方法的示意剖视图。
[0017] 图35是实施方式的半导体装置的存储单元阵列的示意剖视图。
[0018] 图36A、图36B、图37A、图37B、图38A、图38B、图39、图40A、图40B、图41A、图41B、图42A、图42B、图43A、图43B、图44是表示实施方式的半导体装置的制造方法的示意剖视图。
具体实施方式
[0019] 以下，参照附图，对实施方式进行说明。此外，在各附图中，对相同要素标注相同符号。
[0020] 在实施方式中，作为半导体装置，例如，对具有三维构造的存储单元阵列的半导体存储装置进行说明。
[0021] 图1是例示实施方式的半导体装置的平面布局的示意图。
[0022] 实施方式的半导体装置具有存储单元阵列1及阶梯构造部2，该阶梯构造部2设置在存储单元阵列1的外侧的区域。存储单元阵列1及阶梯构造部2设置在相同的衬底上。
[0023] 首先，对存储单元阵列1进行说明。
[0024] 图2是存储单元阵列1的示意立体图。
[0025] 在图2中，将相对于衬底10的主面平行的方向且相互正交的2个方向设为X方向及Y方向，将相对于这些X方向及Y方向的两者正交的方向设为Z方向(积层方向)。
[0026] 如图2所示，存储单元阵列1具有：衬底10；积层体100，设置在衬底10的主面上；多个柱状部CL；多个导电部LI；及上层配线，设置在积层体100之上。在图2中，作为上层配线，表示例如位线BL与源极层SL。
[0027] 柱状部CL形成为在积层体100内沿积层方向(Z方向)延伸的圆柱或椭圆柱状。导电部LI在上层配线与衬底10之间，在积层体100的积层方向(Z方向)及X方向扩展，且将积层体100在Y方向上分离。
[0028] 多个柱状部CL例如锯齿地排列。或者，多个柱状部CL也可沿着X方向及Y方向而正方格子地排列。
[0029] 在积层体100上，设置着多个位线(例如金属膜)BL。多个位线BL在X方向上相互分离，各位线BL沿Y方向延伸。
[0031] 图3是积层体100、柱状部CL、及导电部LI的示意剖视图。图3所示的Y方向及Z方向与图2所示的Y方向及Z方向对应。
[0032] 积层体100具有积层在衬底10的主面上的多个电极膜70。多个电极膜70隔着空隙40而以特定周期在相对于衬底10的主面垂直的方向(Z方向)上积层。
[0033] 电极膜70为金属膜，例如为包含钨作为主成分的钨膜。
[0034] 在衬底10的主面与最下层的电极膜70之间，设置着绝缘膜41。绝缘膜41与衬底10的主面(表面)及最下层的电极膜70相接。
[0035] 在最上层的电极膜70上设置着绝缘膜42，在该绝缘膜42上设置着绝缘膜43。最上层的电极膜70与绝缘膜42相接。
[0036] 图4是图3中的一部分的放大剖视图。
[0037] 柱状部CL为具有存储器膜30、半导体膜20、绝缘性的芯膜50的积层膜。半导体膜20在积层体100内沿积层方向(Z方向)管状地延伸。存储器膜30设置在电极膜70与半导体膜20之间，且从外周侧包围半导体膜20。芯膜50设置在管状的半导体膜20的内侧。
[0038] 半导体膜20的上端经由图2所示的接触部Cb而与位线BL电连接。
[0039] 存储器膜30具有隧道绝缘膜31、电荷储存膜32、阻挡绝缘膜33。电荷储存膜32、隧道绝缘膜31、及半导体膜20沿积层体100的积层方向连续地延伸。在电极膜70与半导体膜20之间，从电极膜70侧起依序设置着阻挡绝缘膜33、电荷储存膜32、及隧道绝缘膜31。
[0040] 隧道绝缘膜31与半导体膜20相接。电荷储存膜32设置在阻挡绝缘膜33与隧道绝缘膜31之间。
[0041] 半导体膜20、存储器膜30、及电极膜70构成存储单元MC。在图4中用虚线示意地表示1个存储单元MC。存储单元MC具有电极膜70隔着存储器膜30包围半导体膜20的周围的垂直型晶体管构造。
[0042] 在该垂直型晶体管构造的存储单元MC中，半导体膜20作为信道而发挥功能，电极膜70作为控制栅极而发挥功能。电荷储存膜32作为储存从半导体膜20注入的电荷的数据存储层而发挥功能。
[0043] 实施方式的半导体存储装置为如下的非易失性半导体存储装置，即，能够电气地自由地进行数据的删除、写入，且即便切断电源也能够保存存储内容。
[0044] 存储单元MC例如为电荷捕获型的存储单元。电荷储存膜32是在绝缘性的膜中具有多数个捕获电荷的捕获位置的膜，例如，包含氮化硅膜。或者，电荷储存膜32也可为由绝缘体包围周围的浮动电极。
[0045] 隧道绝缘膜31在从半导体膜20向电荷储存膜32注入电荷时，或将储存在电荷储存膜32的电荷向半导体膜20扩散时成为电位势垒。隧道绝缘膜31例如包含氧化硅膜。
[0046] 阻挡绝缘膜33防止储存在电荷储存膜32的电荷向电极膜70扩散。另外，阻挡绝缘膜33抑制删除动作时的来自电极膜70的电子的反向隧道效应(back tunneling)。
[0047] 阻挡绝缘膜33具有第1阻挡膜34及第2阻挡膜35。第1阻挡膜34例如为氧化硅膜，且与电荷储存膜32相接。第2阻挡膜35设置在第1阻挡膜34与电极膜70之间，且与电极膜70相接。
[0048] 第2阻挡膜35是介电常数比氧化硅膜更高的膜，例如为金属氧化膜。例如，第2阻挡膜35为氧化锆膜、氧化铪膜、或氧化铝膜。此外，在本说明书中，所谓金属氧化膜，是指包含金属氧化物作为主成分的膜，例如并不排除包含起因于成膜方法等的其他元素。
[0049] 如图2所示，在柱状部CL的上端部设置着漏极侧选择晶体管STD，在下端部设置着源极侧选择晶体管STS。例如最下层的电极膜70作为源极侧选择晶体管STS的控制栅极而发挥功能。例如最上层的电极膜70作为漏极侧选择晶体管STD的控制栅极而发挥功能。
[0050] 如图1所示，在漏极侧选择晶体管STD与源极侧选择晶体管STS之间，设置着多个存储单元MC。那些多个存储单元MC、漏极侧选择晶体管STD、及源极侧选择晶体管STS经由半导体膜20而串联连接，且构成1个存储器串。该存储器串在相对于X-Y面平行的面方向上例如锯齿地配置，多个存储单元MC在X方向、Y方向及Z方向上三维地设置。
[0051] 在将积层体100在Y方向上分离的导电部LI的Y方向的两侧壁，如图3所示，设置着绝缘膜63。绝缘膜63设置在积层体100与导电部LI之间。
[0052] 导电部LI是例如包含钨作为主成分的金属膜。该导电部LI的上端与设置在积层体100之上的图2所示的源极层SL连接。导电部LI的下端如图3所示，与衬底10相接。另外，半导体膜20的下端与衬底10相接。衬底10例如为掺杂着杂质且具有导电性的硅衬底。因此，半导体膜20的下端能够经由衬底10及导电部LI，而与源极层SL电连接。
[0053] 在导电部LI的下端所到达的衬底10的表面，如图3所示，形成着半导体区域81。与多个导电部LI对应而设置着多个半导体区域81。多个半导体区域81包含p型的半导体区域81与n型半导体区域81。p型的半导体区域81在删除动作时，经由衬底10而将电洞供给到半导体膜20。在读出动作时，从导电部LI经由n型半导体区域81、及衬底10而将电子供给到半导体膜20。
[0054] 通过对隔着绝缘膜41而设置在衬底10的表面(主面)上的最下层的电极膜70赋予的电位控制，而对半导体区域81与半导体膜20的下端之间的衬底10的表面诱发信道，从而能够在半导体区域81与半导体膜20的下端之间流通电流。
[0055] 最下层的电极膜70作为用以对衬底10的表面诱发信道的控制栅极而发挥功能，绝缘膜41作为栅极绝缘膜而发挥功能。由于衬底10的表面与最下层的电极膜70之间并非空隙，而是介电常数比空气更高的绝缘膜41，所以能够实现最下层的电极膜70与衬底10的表面的电容耦合的高速驱动。
[0056] 例如，绝缘膜41为金属氧化膜、碳化硅膜(SiC膜)、或碳氮化硅膜(SiCN膜)。绝缘膜41中所使用的金属氧化膜例如包含氧化钽(TaO)、氧化锆(ZrO)、及氧化铪(HfO)中的至少任一者。
[0057] 另一方面，在积层方向(Z方向)上相邻的存储单元的控制栅极(电极膜70)之间形成着空隙40。因此，能够抑制在积层方向上相邻的电极膜70间的电容耦合引起的阈值变动等相邻单元间干扰。
[0058] 其次，对阶梯构造部2进行说明。
[0059] 在积层体100中，在最上层的电极膜70之上设置着绝缘膜42及绝缘膜43。绝缘膜42、43为金属氧化膜、碳化硅膜(SiC膜)、或碳氮化硅膜(SiCN膜)。绝缘膜42、43中所使用的金属氧化膜例如包含氧化钽(TaO)、氧化锆(ZrO)、及氧化铪(HfO)中的至少任一者。绝缘膜
42与绝缘膜43包含相同的材料。或者，绝缘膜42与绝缘膜43也可为不同的材料。
42与绝缘膜43包含相同的材料。或者，绝缘膜42与绝缘膜43也可为不同的材料。
[0060] 图5是阶梯构造部2的示意剖视图。
[0061] 在阶梯构造部2也设置着包含多个电极膜70的积层体100。但是，在阶梯构造部2中，在电极膜70之间设置着绝缘膜72，并非空隙40。绝缘膜72例如为包含氧化硅作为主成分的氧化硅膜。
[0062] 包含那些多个电极膜70及多个绝缘膜72的积层体100的一部分如图5所示加工为阶梯状。
[0063] 层间绝缘膜83覆盖阶梯构造部2。在阶梯构造部2之上设置着多个通孔(插头)85。各通孔85贯通层间绝缘膜83及各段的绝缘膜72，到达各段的电极膜70。
[0064] 通孔73由包含金属的导电膜形成，各通孔73与各段的电极膜70电连接。各通孔73与设置在积层体100之上的未图示的上层配线连接。
[0065] 阶梯构造部2的各层的电极膜70与存储单元阵列1的各层的电极膜70一体地连接。因此，存储单元阵列1的电极膜70经由阶梯构造部2的通孔85而与上层配线连接。该上层配线例如与形成在衬底10的表面的控制电路连接，该控制电路控制存储单元阵列1的动作。
[0066] 其次，参照图6～图17，对实施方式的存储单元阵列1的形成方法进行说明。
[0067] 如图6所示，在衬底10上形成积层体100。衬底10例如为半导体衬底，为硅衬底。
[0068] 在衬底10的主面(表面)形成绝缘膜41，在该绝缘膜41之上，交替地积层第1牺牲膜71与第2牺牲膜72。重复将第1牺牲膜71与第2牺牲膜72交替地积层的步骤，在衬底10上形成多个第1牺牲膜71与多个第2牺牲膜72。例如，第1牺牲膜71为氮化硅膜，第2牺牲膜72为氧化硅膜。
[0069] 在绝缘膜41上形成最下层的第1牺牲膜71，在该最下层的第1牺牲膜71上形成最下层的第2牺牲膜72。
[0070] 在最上层的第1牺牲膜71上形成绝缘膜42。最上层的第1牺牲膜71形成在最上层的第2牺牲膜72与绝缘膜42之间。
[0071] 绝缘膜41及绝缘膜42由所述的材料形成。
[0072] 其次，如图7所示，在积层体100形成多个存储器孔MH。存储器孔MH由使用未图示的掩模的RIE(Reactive Ion Etching，反应性离子蚀刻)法形成。存储器孔MH贯通积层体100，到达衬底10。
[0073] 多个第1牺牲膜(氮化硅膜)71及多个第2牺牲膜(氧化硅膜)72例如通过使用包含氟的气体的RIE法，不切换气体地连续地被蚀刻。这能够实现高产量处理。
[0074] 在存储器孔MH的侧面及底部，如图8所示形成存储器膜30，在该存储器膜30的内侧，如图9所示形成覆盖膜20a。
[0075] 如图10所示，在积层体100的上表面上形成掩模层45，通过RIE法，将形成在存储器孔MH的底部的覆盖膜20a及存储器膜30去除。该RIE时，形成在存储器孔MH的侧面的存储器膜30由覆盖膜20a覆盖而被保护。因此，形成在存储器孔MH的侧面的存储器膜30不受RIE的损害。
[0076] 将掩模层45去除之后，如图11所示，在存储器孔MH内形成半导体膜20b。半导体膜20b形成在覆盖膜20a的侧面、及衬底10露出的存储器孔MH的底部。
[0078] 在半导体膜20b的内侧，如图12所示，形成芯膜50，由此，形成柱状部CL。
[0079] 图12所示的绝缘膜42上所堆积的各膜是通过CMP(Chemical Mechanical Polishing，化学机械抛光)或回蚀而去除。然后，如图13所示，在绝缘膜42上形成绝缘膜43。绝缘膜43覆盖构成柱状部CL的积层膜的上端。绝缘膜43由所述材料形成。
[0080] 然后，通过使用未图示的掩模的RIE法，在包含绝缘膜43、42、牺牲膜71、72、及绝缘膜41的积层体100形成多个狭缝ST形成。如图13所示，狭缝ST贯通积层体100，到达衬底10。与形成存储器孔MH时同样地，多个第1牺牲膜(氮化硅膜)71及多个第2牺牲膜(氧化硅膜)72例如通过使用包含氟的气体的RIE法而连续地被蚀刻。
[0081] 在露出在狭缝ST的底部的衬底10中，通过离子注入法而注入杂质，在狭缝ST的底部的衬底10的表面，形成p型或n型半导体区域81。
[0082] 其次，利用通过狭缝ST而供给的蚀刻液，将第1牺牲膜71去除。通过第1牺牲膜71的去除，如图14所示，在上下相邻的第2牺牲膜72之间形成空隙44。
[0083] 例如，利用包含磷酸的蚀刻液，而将作为氮化硅膜的第1牺牲膜71去除。
[0084] 相对于第2牺牲膜(氧化硅膜)72、绝缘膜(金属氧化膜、SiC膜、或SiCN膜)41、42、43、及衬底(硅衬底)10，而第1牺牲膜(氮化硅膜)71的蚀刻选择比充分高。也就是说，第2牺牲膜72、绝缘膜41、42、43、及衬底10具有相对于磷酸较高的蚀刻耐性，不被蚀刻而保留。
[0085] 例如，如果将由等离子体CVD(Chemical Vapor Deposition，化学气相沉积)法而形成的SiN相对于磷酸的蚀刻速率设为1，那么SiC、SiCN、TaO、ZrO、及HfO相对于磷酸的蚀刻速率为1/30以下。
[0086] 另外，由于设置在柱状部CL的最外周的阻挡膜35为金属氧化膜，所以由通过空隙44渗入而来的磷酸所引起的柱状部CL的侧面的蚀刻得到抑制。
[0087] 进而，由于柱状部CL的上端由绝缘膜43覆盖，所以来自柱状部CL的上端侧的蚀刻也能够得到抑制。
[0088] 隔着空隙44而积层的多个第2牺牲膜72由柱状部CL支撑。另外，柱状部CL的下端由衬底10支撑，上端由绝缘膜42、43支撑。
[0089] 将第1牺牲膜71去除之后，在空隙44形成电极膜70。例如，通过CVD(Chemical Vapor Deposition)法而形成电极膜70。通过狭缝ST而来源气体渗入至空隙44，在空隙44堆积电极膜70。
[0090] 如图15所示，在第2牺牲膜72之间形成电极膜70。第2牺牲膜72与电极膜70交替地积层，而形成包含多个电极膜70与多个第2牺牲膜72的积层体100。
[0091] 其次，利用通过狭缝ST而供给的蚀刻液，将第2牺牲膜72去除。通过第2牺牲膜72的去除，如图16所示，在上下相邻的电极膜70之间形成空隙40。
[0092] 例如，利用包含氢氟酸的蚀刻液，而将作为氧化硅膜的第2牺牲膜72去除。
[0093] 相对于电极膜70、绝缘膜41、42、43、及衬底10，而第2牺牲膜72的蚀刻选择比充分高。也就是说，电极膜70、绝缘膜41、42、43、及衬底10具有相对于氢氟酸较高的蚀刻耐性，不被蚀刻而保留。
[0094] 例如，如果将由等离子体CVD法而形成的SiO2相对于氢氟酸的蚀刻速率设为1，那么SiC、SiCN、TaO、ZrO、及HfO相对于磷酸的蚀刻速率为1/30以下。
[0095] 另外，由于设置在柱状部CL的最外周的阻挡膜35为金属氧化膜，所以由通过空隙40渗入而来的氢氟酸所引起的柱状部CL的侧面的蚀刻得到抑制。
[0096] 进而，由于柱状部CL的上端由绝缘膜43覆盖，所以来自柱状部CL的上端侧的蚀刻也能够得到抑制。
[0097] 隔着空隙40而积层的多个电极膜70由柱状部CL支撑。
[0098] 形成空隙40之后，如图17所示，在狭缝ST的侧面及底部形成绝缘膜63。
[0099] 覆盖范围低的绝缘膜63堵塞空隙40的狭缝ST侧的开口。空隙40内不由绝缘膜63填埋。
[0100] 利用RIE法将形成在狭缝ST的底部的绝缘膜63去除之后，在狭缝ST内，如图3所示埋入导电部LI。导电部LI的下端经由半导体区域81而与衬底10连接。然后，形成图2所示的位线BL、或源极层SL等。
[0101] 也在图5所示的阶梯构造部2的积层体100形成未图示的狭缝，通过该狭缝而将第1牺牲膜71去除，形成电极膜70。
[0102] 在形成在阶梯构造部2的积层体100的狭缝内填埋例如抗蚀剂膜的状态下，对存储单元阵列1的第2牺牲膜72进行蚀刻。因此，不在阶梯构造部2的积层体100的电极膜70间形成空隙，而绝缘膜(氧化硅膜)72保留。
[0103] 电极膜70并不限定于通过牺牲膜的置换而形成，也可在形成存储器孔MH之前积层在衬底10上。
[0104] 也就是说，作为积层体100，将电极膜70与牺牲膜(氧化硅膜)72在衬底10上交替地积层。如图18所示，在衬底10的主面上形成绝缘膜41，在该绝缘膜41上形成最下层的电极膜70。在该最下层的电极膜70之上，牺牲膜72与电极膜70交替地积层。在最上层的电极膜70上形成绝缘膜42，在该绝缘膜42上形成绝缘膜43。
[0105] 相对于该积层体100，形成存储器孔MH及柱状部CL，进而如图18所示形成狭缝ST。
[0106] 然后，利用通过狭缝ST而供给的蚀刻液，将第2牺牲膜72去除。通过第2牺牲膜72的去除，如图19所示，在上下相邻的电极膜70之间形成空隙40。
[0107] 例如，利用包含氢氟酸的蚀刻液，将作为氧化硅膜的第2牺牲膜72去除。电极膜70、绝缘膜(金属氧化膜、SiC膜、或SiCN膜)41、42、43、及衬底10不被蚀刻而保留。
[0108] 此后，在狭缝ST内，形成绝缘膜63及导电部LI。
[0109] 在对图18所示的存储单元阵列的牺牲膜72进行蚀刻的步骤时，图5所示的阶梯构造部2的牺牲膜(绝缘膜)72不被蚀刻而保留。
[0110] 以下，对实施方式的半导体装置中的存储单元阵列的其他例进行说明。
[0111] 图20是与图3相同的示意剖视图。
[0112] 在图20所示的例中，导电部LI的侧面与积层体100之间也被空隙化。在导电部LI的侧面与积层体100之间，形成着沿着积层方向及纸面深度方向(图2中的X方向)延伸的狭缝65。狭缝65与空隙40相连。
[0113] 在绝缘膜43上设置着绝缘膜47，该绝缘膜47的一部分堵塞狭缝65的上端。通过例如形成覆盖范围低的氧化硅膜作为绝缘膜47，而防止狭缝65内由绝缘膜47填埋。
[0114] 上下相邻的电极膜70的导电部LI侧的端部彼此不经由绝缘膜的表面而相连。因此，能够防止由在该绝缘膜的表面产生的迁移所引起的电极膜70间的短路。
[0115] 其次，参照图21～图27B，对图20所示的存储单元阵列的形成方法进行说明。
[0116] 作为积层体100，将电极膜70与牺牲膜(氧化硅膜)72交替地积层在衬底10上。如图21所示，在衬底10的主面上形成绝缘膜41，在该绝缘膜41上形成最下层的电极膜70。在该最下层的电极膜70之上，牺牲膜72与电极膜70交替地积层。在最上层的电极膜70上形成绝缘膜42，在该绝缘膜42上形成绝缘膜43。
[0117] 相对于该积层体100，形成存储器孔MH及柱状部CL，进而形成狭缝，在该狭缝内形成牺牲膜64及导电部LI。
[0118] 牺牲膜64形成在狭缝的侧面及底部，将底部的牺牲膜64去除之后，在狭缝内埋入导电部LI。在导电部LI的侧面形成牺牲膜64。
[0119] 牺牲膜64例如为BSG(Boron-Silicate Glass，硼硅玻璃)膜、或氮化硅膜。或者，牺牲膜64为形成在导电部LI的侧面的氧化硅膜与形成在该氧化硅膜的侧面的氮化硅膜的积层膜。
[0120] 在积层体100的上表面上，如图22B所示，形成覆盖膜110。图22A是图22B的俯视图。覆盖膜110覆盖导电部LI的上端及牺牲膜64的上端。导电部LI的上端及牺牲膜64的上端与覆盖膜110相接。
[0121] 覆盖膜110为金属氧化膜、碳化硅膜(SiC膜)、或碳氮化硅膜(SiCN膜)。覆盖膜110中所使用的金属氧化膜例如包含氧化钽(TaO)、氧化锆(ZrO)、及氧化铪(HfO)中的至少任一者。
[0122] 在覆盖膜110之上，如图23A所示，形成抗蚀剂膜111。在该抗蚀剂膜111选择向地形成狭缝111a，在该狭缝111a的底部露出覆盖膜110的一部分。
[0123] 图23B是图23A中的A-A'剖视图。
[0124] 狭缝111a沿着相对于导电部LI延伸的方向(图2的X方向)交叉的方向(图2的Y方向)延伸。
[0125] 利用将该抗蚀剂膜111作为掩模的蚀刻，如图24A所示，在覆盖膜110形成狭缝110a。
[0126] 图24B是图24A中的A-A'剖视图。
[0127] 狭缝110a沿着相对于导电部LI延伸的方向(图2的X方向)交叉的方向(图2的Y方向)延伸。多个狭缝110a在导电部LI延伸的方向相互隔开而排列。在狭缝110a的底部，露出导电部LI的一部分及牺牲膜64的一部分。
[0128] 然后，将牺牲膜64蚀刻而去除。从露出在狭缝110a的牺牲膜64的上端由蚀刻液而进行的蚀刻进展。
[0129] 在牺牲膜64为氮化硅膜的情况下，能够利用包含磷酸的蚀刻液将氮化硅膜去除。在牺牲膜64为氧化硅膜或BSG膜的情况下，能够利用包含氢氟酸的蚀刻液将那些膜去除。
[0130] 相对于导电部LI、电极膜70、绝缘膜41、42、43、覆盖膜110、及衬底10，而牺牲膜64的蚀刻选择比充分高。也就是说，导电部LI、电极膜70、绝缘膜41、42、43、覆盖膜110、及衬底10具有相对于磷酸及氢氟酸较高的蚀刻耐性，不被蚀刻而保留。
[0131] 将牺牲膜64去除，如图25B所示，在导电部LI的侧面与积层体100之间形成狭缝65。
[0132] 图25B是图25A的A-A'剖视图，表示无覆盖膜110的狭缝110a的下方的积层体100的截面。
[0133] 图26是图25A的B-B'剖视图，表示由覆盖膜110覆盖的区域的积层体100的截面。
[0134] 蚀刻从在覆盖膜110的狭缝110a露出的牺牲膜64的上端侧向深度方向进展，并且也在导电部LI延伸的方向(X方向)上由蚀刻液引起的牺牲膜64的腐蚀进展。
[0135] 如图25A及图26所示，导电部LI的上表面的一部分与选择性地保留的覆盖膜110相接。通过狭缝65的形成而导电部LI失去来自积层体100的支撑，导电部LI的上端与下端分别由覆盖膜110与衬底10支撑，导电部LI不会倒塌。
[0136] 在电极膜70间的牺牲膜72为与导电部LI的侧面的牺牲膜64相同的材料的情况下，在牺牲膜64的蚀刻时，也能够继续将牺牲膜72去除。在该情况下，存在柱状部CL的上部长时间曝露在蚀刻液中，导致被蚀刻的担忧。通过调整牺牲膜64的蚀刻时的时间，能够在至少柱状部CL的周围保留电极膜70间的牺牲膜72。
[0137] 电极膜70间的牺牲膜72能够在形成狭缝65之后，利用通过该狭缝65而供给的蚀刻液来去除。通过牺牲膜72的去除，如图27B所示，在上下相邻的电极膜70之间，形成通到狭缝65的空隙40。
[0138] 图27B是图27A的A-A'剖视图。
[0139] 例如，利用包含氢氟酸的蚀刻液，将作为氧化硅膜的牺牲膜72去除。覆盖膜110、电极膜70、绝缘膜41、42、43、及衬底10不被蚀刻而保留。
[0140] 在形成空隙40之后，如图20所示，将覆盖范围低的绝缘膜47形成在覆盖膜110上及绝缘膜43上，利用该绝缘膜47的一部分堵塞狭缝65的上端。
[0141] 其次，图28是存储单元阵列的又一例的示意剖视图。
[0142] 图28所示的存储单元阵列也与所述实施方式相同，具有衬底10、隔着空隙40而积层的多个电极膜70、多个柱状部CL、及多个导电部LI。
[0143] 在最下层的电极膜70的下方设置着后栅极BG。在最下层的电极膜70与后栅极BG之间设置着空隙40。后栅极BG为导电性或半导电性的膜，例如为包含硅作为主成分的硅膜。
[0144] 与柱状部CL的积层膜相同的积层膜也设置在后栅极BG的下方。存储器膜30设置在后栅极BG的下表面，与该存储器膜30的下表面相接而设置着半导体膜20，与该半导体膜20的下表面相接而设置着芯膜50。
[0145] 柱状部CL的存储器膜30与设置在后栅极BG的下表面的存储器膜30连续地一体地设置。柱状部CL的半导体膜20与设置在后栅极BG的下表面的半导体膜20连续地一体地设置。柱状部CL的芯膜50与设置在后栅极BG的下表面的芯膜50连续地一体地设置。
[0146] 在衬底10上设置着绝缘层120，在该绝缘层120的上表面上，也设置着与柱状部CL的积层膜相同的积层膜。在绝缘层120的上表面设置着存储器膜30，在该存储器膜30上设置着半导体膜20，在该半导体膜20上设置着芯膜50。
[0147] 在绝缘层120上的芯膜50与设置在后栅极BG的下表面的芯膜50之间设置着空腔部131。
[0148] 导电部LI的下端与设置在后栅极BG的下表面的半导体膜20相接。因此，柱状部CL的半导体膜(第1半导体膜)20能够经由设置在后栅极BG的下表面的半导体膜(第2半导体膜)20，而与导电部LI电连接。
[0149] 通过赋予至后栅极BG的电位控制，而对设置在后栅极BG的下表面的半导体膜(第2半导体膜)20诱发信道，从而能够在柱状部CL的半导体膜(第1半导体膜)20与导电部LI之间流通电流。设置在后栅极BG与第2半导体膜20之间、且与后栅极BG及第2半导体膜20相接的存储器膜30作为栅极绝缘膜而发挥功能。
[0150] 其次，参照图29～图34，对图28所示的存储单元阵列的形成方法进行说明。
[0151] 如图29所示，在衬底10上形成绝缘层120，在该绝缘层120上形成牺牲层130。例如，绝缘层120为氧化硅膜，牺牲层130为氮化硅膜。
[0152] 在牺牲层130上形成后栅极BG，在该后栅极BG之上，牺牲膜72与电极膜70交替地积层。后栅极BG例如为包含硅作为主成分的硅膜。
[0153] 在后栅极BG的上表面，形成最下层的牺牲膜72。重复将牺牲膜72与电极膜70交替地积层的步骤，而在衬底10上形成多个牺牲膜72与多个电极膜70。例如，牺牲膜72为氧化硅膜，电极膜70为钨膜。
[0154] 在最上层的电极膜70上形成绝缘膜42。最上层的电极膜70形成在最上层的牺牲膜72与绝缘膜42之间。
[0155] 与所述实施方式相同，绝缘膜42为金属氧化膜、碳化硅膜(SiC膜)、或碳氮化硅膜(SiCN膜)。
[0156] 其次，如图30所示，在包含后栅极BG、多个牺牲膜72、多个电极膜70、及绝缘膜42的积层体100形成多个存储器孔MH。存储器孔MH由使用未图示的掩模的RIE法而形成。存储器孔MH贯通积层体100，到达牺牲层130。
[0157] 其次，利用通过存储器孔MH而供给的蚀刻液或蚀刻气体，将牺牲层130去除。通过牺牲层130的去除，如图31所示，在后栅极BG与绝缘层120之间形成空腔131。
[0158] 例如，利用包含磷酸的蚀刻液，将作为氮化硅膜的牺牲层130去除。
[0159] 相对于绝缘层120、后栅极BG、电极膜70、牺牲膜72、及绝缘膜42，而牺牲层130的蚀刻选择比充分高。也就是说，绝缘层120、后栅极BG、电极膜70、牺牲膜72、及绝缘膜42具有相对于磷酸较高的蚀刻耐性，不被蚀刻而保留。
[0160] 在存储器孔MH的侧面、空腔131的上表面及下表面，如图32所示，形成构成柱状部CL的积层膜。空腔131的上表面为后栅极BG的下表面。空腔131的上表面为绝缘层120的上表面。
[0161] 首先，在存储器孔MH的侧面及后栅极BG的下表面连续地一体地形成存储器膜30。此时，也在绝缘层120的上表面堆积存储器膜30。在该存储器膜30的内侧，依次形成半导体膜20及芯膜50。
[0162] 在设置在后栅极BG的下表面的积层膜与设置在绝缘层120的上表面的积层膜之间保留空腔131。或者，空腔131也可由积层膜堵塞。
[0163] 图32所示的绝缘膜42上所堆积的各膜是通过CMP或回蚀而去除。然后，如图33所示，在绝缘膜42上形成绝缘膜43。绝缘膜43覆盖构成柱状部CL的积层膜的上端。
[0164] 与所述实施方式同样地，绝缘膜43为金属氧化膜、碳化硅膜(SiC膜)、或碳氮化硅膜(SiCN膜)。
[0165] 然后，通过使用未图示的掩模的RIE法，在包含绝缘膜43、42、电极膜70、牺牲膜72、及后栅极BG的积层体100形成多个狭缝ST。狭缝ST贯通积层体100，到达设置在后栅极BG的下表面的存储器膜30。
[0166] 利用通过该狭缝ST而供给的蚀刻液，将牺牲膜72去除。通过牺牲膜72的去除，如图34所示，在上下相邻的电极膜70之间形成空隙44。
[0167] 例如，利用包含氢氟酸的蚀刻液，将作为氧化硅膜的牺牲膜72去除。
[0168] 相对于电极膜70、绝缘膜42、43、及后栅极BG，而牺牲膜72的蚀刻选择比充分高。也就是说，电极膜70、绝缘膜42、43、及后栅极BG具有相对于氢氟酸较高的蚀刻耐性，不被蚀刻而保留。
[0169] 另外，由于设置在柱状部CL的最外周的阻挡膜35为金属氧化膜，所以由通过空隙40渗入而来的氢氟酸所引起的柱状部CL的侧面的蚀刻得到抑制。同样地，由于狭缝ST的底部的存储器膜30的最表面为阻挡膜35(金属氧化膜)，所以由氢氟酸所引起的狭缝ST底部的存储器膜30的蚀刻得到抑制。
[0170] 隔着空隙40而积层的多个电极膜70由柱状部CL支撑。
[0171] 形成空隙40之后，在狭缝ST的侧面及底部，形成图28所示的绝缘膜63。覆盖范围低的绝缘膜63堵塞空隙40的狭缝ST侧的开口。空隙40内不由绝缘膜63填埋。
[0172] 利用RIE法将堆积在狭缝ST的底部的绝缘膜63及存储器膜30去除，使半导体膜20露出在狭缝ST的底部。然后，在狭缝ST内埋入导电部LI。导电部LI的下端与后栅极BG的下方的半导体膜20相接。
[0173] 图35是表示实施方式的存储单元阵列的又一例的示意剖视图。
[0174] 在图35所示的存储单元阵列中，导电部LI的侧面与积层体100之间也被空隙化。在导电部LI的侧面与积层体100之间，形成着沿着积层方向及纸面深度方向(图2中的X方向)延伸的狭缝65。狭缝65与空隙40相连。
[0175] 在绝缘膜43上设置着绝缘膜47，该绝缘膜47的一部分堵塞狭缝65的上端。例如通过形成覆盖范围低的氧化硅膜作为绝缘膜47，而防止狭缝65内由绝缘膜47填埋。
[0176] 上下相邻的电极膜70的导电部LI侧的端部彼此不经由绝缘膜的表面而相连。因此，能够防止由在该绝缘膜的表面产生的迁移所引起的电极膜70间的短路。
[0177] 其他的要素与所述图28所示的存储单元阵列相同，省略其详细的说明。
[0178] 其次，参照图36A～图40B，对图35所示的存储单元阵列的形成方法进行说明。
[0179] 图29～图33所示的步骤与所述实施方式相同地进行。图33的步骤之后，在狭缝ST的侧面及底部，形成图36B所示的牺牲膜64。
[0180] 利用RIE法将堆积在狭缝ST的底部的牺牲膜64及存储器膜30去除，使半导体膜20露出在狭缝ST的底部。然后，在狭缝ST内埋入导电部LI。导电部LI的下端与后栅极BG的下方的半导体膜20相接。在导电部LI的侧面形成着牺牲膜64。
[0181] 牺牲膜64例如为BSG(Boron-Silicate Glass)膜、或氮化硅膜。或者，牺牲膜64为形成在导电部LI的侧面的氧化硅膜与形成在该氧化硅膜的侧面的氮化硅膜的积层膜。
[0182] 在积层体100的上表面上，如图36B所示，形成覆盖膜110。覆盖膜110覆盖导电部LI的上端及牺牲膜64的上端。导电部LI的上端及牺牲膜64的上端与覆盖膜110相接。
[0183] 覆盖膜110为金属氧化膜、碳化硅膜(SiC膜)、或碳氮化硅膜(SiCN膜)。覆盖膜110中所使用的金属氧化膜例如包含氧化钽(TaO)、氧化锆(ZrO)、及氧化铪(HfO)中的至少任一者。
[0184] 在覆盖膜110之上，如图36A所示，形成抗蚀剂膜111。在该抗蚀剂膜111选择性地形成狭缝111a，覆盖膜110的一部分露出在该狭缝111a的底部。
[0185] 图36B是图36A中的A-A'剖视图。
[0186] 狭缝111a沿着相对于导电部LI延伸的方向(图2的X方向)交叉的方向(图2的Y方向)延伸。
[0187] 通过将该抗蚀剂膜111作为掩模的蚀刻，如图37A所示，在覆盖膜110形成狭缝110a。
[0188] 图37B是图37A中的A-A'剖视图。
[0189] 狭缝110a沿着相对于导电部LI延伸的方向(图2的X方向)交叉的方向(图2的Y方向)延伸。多个狭缝110a在导电部LI延伸的方向相互隔开而排列。在狭缝110a的底部，导电部LI的一部分及牺牲膜64的一部分露出。
[0190] 然后，将牺牲膜64蚀刻而去除。从露出在狭缝110a的牺牲膜64的上端由蚀刻液而进行的蚀刻进展。
[0191] 在牺牲膜64为氮化硅膜的情况下，能够利用包含磷酸的蚀刻液将氮化硅膜去除。在牺牲膜64为氧化硅膜或BSG膜的情况下，能够利用包含氢氟酸的蚀刻液将那些膜去除。
[0192] 相对于导电部LI、电极膜70、绝缘膜42、43、覆盖膜110、后栅极BG、及狭缝ST的底部的半导体膜20，而牺牲膜64的蚀刻选择比充分高。也就是说，导电部LI、电极膜70、绝缘膜42、43、覆盖膜110、后栅极BG、及狭缝ST的底部的半导体膜20具有相对于磷酸及氢氟酸较高的蚀刻耐性，不被蚀刻而保留。
[0193] 将牺牲膜64去除，如图38B所示，在导电部LI的侧面与积层体100之间形成狭缝65。
[0194] 图38B是图38A的A-A'剖视图，表示无覆盖膜110的狭缝110a的下方的积层体100的截面。
[0195] 图39是图38A的B-B'剖视图，表示由覆盖膜110覆盖的区域的积层体100的截面。
[0196] 蚀刻从露出在覆盖膜110的狭缝110a的牺牲膜64的上端侧向深度方向进展，并且在导电部LI延伸的方向(X方向)由蚀刻液引起的牺牲膜64的腐蚀也进展。
[0197] 如图38A及图39所示，导电部LI的上表面的一部分与选择性地保留的覆盖膜110相接。通过狭缝65的形成而导电部LI失去来自积层体100的支撑，导电部LI的上端与下端分别由覆盖膜110与后栅极BG的下方的积层膜支撑，导电部LI不会倒塌。
[0198] 在电极膜70间的牺牲膜72为与导电部LI的侧面的牺牲膜64相同的材料的情况下，在牺牲膜64的蚀刻时，也能够继续将牺牲膜72去除。在该情况下，存在柱状部CL的上部长时间曝露在蚀刻液中，导致被蚀刻的担忧。通过调整牺牲膜64的蚀刻时的时间，能够在至少柱状部CL的周围保留电极膜70间的牺牲膜72。
[0199] 电极膜70间的牺牲膜72能够在形成狭缝65之后，利用通过该狭缝65而供给的蚀刻液来去除。通过牺牲膜72的去除，如图40B所示，在上下相邻的电极膜70之间，形成通到狭缝65的空隙40。
[0200] 图40B是图40A的A-A'剖视图。
[0201] 例如，利用包含氢氟酸的蚀刻液，将作为氧化硅膜的牺牲膜72去除。覆盖膜110、电极膜70、绝缘膜42、43、后栅极BG、及狭缝65的底部的半导体膜20不被蚀刻而保留。
[0202] 形成空隙40之后，如图35所示，将覆盖范围低的绝缘膜47形成在覆盖膜110上及绝缘膜43上，由该绝缘膜47的一部分堵塞狭缝65的上端。
[0203] 其次，参照图41A～图44，对电极膜70间的空隙40的形成方法的其他例进行说明。
[0204] 图41A～图44所示的工艺能够应用在所述实施方式中的使用第1牺牲膜71与第2牺牲膜72的工艺。
[0205] 如图41A所示，在包含多个第1牺牲膜71及多个第2牺牲膜72的积层体100形成柱状部CL之后，在该积层体100形成狭缝ST。
[0206] 然后，利用通过狭缝ST的蚀刻将第1牺牲膜71去除，如图41B所示，在多个第2牺牲膜72间形成空隙44。
[0207] 例如，使用包含磷酸的蚀刻液，将作为氮化硅膜的第1牺牲膜71去除。
[0208] 将第1牺牲膜71去除之后，如图42A所示，扩大空隙44中的狭缝ST侧的开口端44a的高度。对保留的第2牺牲膜72中的狭缝ST侧的端部72a的上表面及下表面选择性地进行蚀刻，使该第2牺牲膜72的端部72a的厚度比第2牺牲膜72的与柱状部CL的外周相邻的部分72b的厚度更薄。
[0209] 由于蚀刻液是通过狭缝ST供给，所以通过蚀刻时间的适当的控制，能够使狭缝ST侧的端部72a的蚀刻比远离狭缝ST的部分72b更加进展。
[0210] 然后，如图42B所示，在空隙44形成电极膜70。该电极膜70中的狭缝ST侧的端部70a的厚度比电极膜70的与柱状部CL的外周相邻的部分70b的厚度更厚。此处的厚度表示积层体100的积层方向的厚度。
[0211] 其次，利用通过狭缝ST的蚀刻将第2牺牲膜72去除，如图43A所示，在多个电极膜70间形成空隙40。
[0212] 例如，使用包含氢氟酸的蚀刻液，将作为氧化硅膜的第2牺牲膜72去除。
[0213] 空隙40的狭缝ST侧的端部40a的高度(电极膜70间距离)比空隙40的与柱状部CL的外周相邻的部分40b的高度(电极膜70间距离)更窄。
[0214] 其次，如图43B所示，在狭缝ST的侧面形成绝缘膜63。此时，存在绝缘膜40的来源气体也进入至通到狭缝ST的空隙40内，绝缘膜40也堆积在空隙40的情况。然而，由于空隙40的狭缝ST侧的端部40a狭窄，所以在空隙40内由绝缘膜63填埋之前，空隙40的狭缝ST侧的端部40a堵塞。图41A～图43B所示的工艺及构造确实地维持电极膜70间的空隙40。
[0215] 当在狭缝ST的侧面形成绝缘膜63时，存在也在空隙40的内壁较薄地形成绝缘膜63的情况。也就是说，在电极膜70中的与空隙40相邻的上表面及下表面形成绝缘膜63。电极膜63的上表面及下表面不露出在空隙40，由绝缘膜63覆盖而被保护。
[0216] 然后，在狭缝ST内，如图44所示，埋入导电部LI。
[0217] 对本发明的几个实施方式进行了说明，但这些实施方式是作为例而提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或实施方式的变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明与其均等的范围中。
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