半导体器件和包括该器件的半导体电路
阅读：812发布：2021-04-11
专利汇可以提供半导体器件和包括该器件的半导体电路专利检索，专利查询，专利分析的服务。并且公开了一种 半导体 器件。所述半导体器件包括：第二导电型衬底，包括第一第一导电型掺杂层；以及多个器件，在所述第二导电型衬底上，其中所述器件中的第一器件包括：第一氮化物半导体层，在所述第一第一导电型掺杂层上；第二氮化物半导体层，在所述第一导电型掺杂层与所述第一氮化物半导体层之间与所述第一氮化物半导体层共同形成第一 异质结 界面；第一 接触 ，配置为被电连接到所述第一异质结界面；以及接触连接器，配置为将所述第一接触电连接至所述第一第一导电型掺杂层。，下面是半导体器件和包括该器件的半导体电路专利的具体信息内容。
1.一种半导体器件，包括：
第二导电型衬底，包括第一导电型第一掺杂层；以及
多个器件，在所述第二导电型衬底上，
其中所述多个器件中的第一器件包括：
第一氮化物半导体层，在所述第一导电型第一掺杂层上；
第二氮化物半导体层，在所述第一导电型第一掺杂层与所述第一氮化物半导体层之间与所述第一氮化物半导体层共同形成第一异质结界面；
第一接触，配置为被电连接到所述第一异质结界面；以及
接触连接器，配置为将所述第一接触电连接至所述第一导电型第一掺杂层，其中所述第二导电型衬底还包括第一导电型第二掺杂层，所述第一导电型第二掺杂层被布置为环绕所述第一导电型第一掺杂层的边缘并且具有比所述第一导电型第一掺杂层的掺杂浓度低的掺杂浓度，
其中所述第一导电型第一掺杂层包括：
上表面，面对所述第一氮化物半导体层；
下表面，与所述上表面相对；以及
侧表面，在所述下表面与所述上表面之间，
其中所述第一导电型第二掺杂层的厚度大于所述第一导电型第一掺杂层的厚度并且覆盖所述第一导电型第一掺杂层的侧表面和下表面的边缘部分。
2.根据权利要求1所述的半导体器件，其中所述多个器件中的第二器件包括：
第三氮化物半导体层，在所述第二导电型衬底上；
第四氮化物半导体层，在所述第二导电型衬底与所述第三氮化物半导体层之间与所述第三氮化物半导体层共同形成第二异质结界面；以及
第二接触，配置为被电连接到所述第二异质结界面，
其中所述第三氮化物半导体层与所述第一氮化物半导体层一体地形成，
其中所述第四氮化物半导体层与所述第二氮化物半导体层一体地形成，
所述半导体器件还包括被配置为将所述第一接触电连接至所述第二接触的器件连接部，
其中所述器件连接部的至少一部分、所述接触连接器的至少一部分、所述第一接触的至少一部分或所述第二接触的至少一部分被形成为一体，
其中所述第一器件和第二器件中的每个包括肖特基二极管或异质结构场效应晶体管，其中，
在所述第一接触包括以下的情况下：阴极，布置在所述第一氮化物半导体层上并且配置为被电连接至所述第一异质结界面；以及阳极，配置为被电连接至所述接触连接器、所述第一异质结界面和所述器件连接部，
所述第二接触包括：
漏接触，配置为被电连接至所述第二异质结界面的第一侧和所述器件连接部；
源接触，配置为被电连接至所述第二异质结界面的第二侧；以及
栅电极，在所述第三氮化物半导体层上，在所述漏接触与所述源接触之间，所述阳极的至少一部分、所述接触连接器的至少一部分、所述器件连接部的至少一部分或所述漏接触的至少一部分被形成为一体，以及
所述第一器件具有由所述栅电极环绕的平面形状，
其中，
在所述第一接触包括以下的情况下：
第一漏接触，配置为被电连接至所述第一异质结界面的第一侧；
第一源接触，配置为被电连接至所述第一异质结界面的第二侧、所述接触连接器和所述器件连接部；以及
第一栅电极，被布置在所述第一氮化物半导体层上，在所述第一漏接触与所述第一源接触之间，
当所述第二接触包括配置为被电连接至所述第二异质结界面的第一侧的阳极以及配置为被电连接至所述第二异质结界面的第二侧和所述器件连接部的阴极时，所述第一源接触的至少一部分、所述接触连接器的至少一部分、所述器件连接部的至少一部分或所述阴极的至少一部分被形成为一体，
当所述第二接触包括配置为被电连接至所述第二异质结界面的第一侧的第二源接触，配置为被电连接至所述第二异质结界面的第二侧和所述器件连接部的第二漏接触以及被布置在所述第三氮化物半导体层上，在所述第二源接触与所述第二漏接触之间的第二栅电极时，所述第一源接触的至少一部分、所述器件连接部的至少一部分、所述接触连接器的至少一部分或所述第二漏接触的至少一部分被形成为一体。
3.根据权利要求1所述的半导体器件，其中所述第一氮化物半导体层和第二氮化物半导体层包括不同成份。
4.根据权利要求1所述的半导体器件，其中所述第一氮化物半导体层和第二氮化物半导体层包括相同成份，所述第一氮化物半导体层和第二氮化物半导体层中所述成份的含量彼此不同。
5.根据权利要求1所述的半导体器件，其中所述接触连接器包括：
第一部，配置为被连接至所述第一接触；以及
第二部，从所述第一部延伸至所述第一导电型第一掺杂层的内部，
其中所述第二部的侧壁与所述第一导电型第一掺杂层的侧壁之间的第一最小距离大于所述第二部的底表面与所述第一导电型第一掺杂层的底表面之间的第二最小距离。
6.根据权利要求1所述的半导体器件，其中所述接触连接器以倾斜形式穿过所述第一氮化物半导体层和第二氮化物半导体层。
7.根据权利要求1所述的半导体器件，其中所述第一导电型第一掺杂层在所述第二导电型衬底的深度方向上具有浓度梯度。
8.根据权利要求1所述的半导体器件，其中所述第一导电型第一掺杂层的片掺杂浓度Ns满足以下方程式所示的条件：
其中ε表示第一导电型第一掺杂层的介电常数，V表示所述第一器件两端的最大反向偏置电压，Na表示所述第二导电型衬底的掺杂浓度，以及q表示电子电荷，其中所述第二导电型衬底的所述掺杂浓度Na在1×1013/cm3与5×1014/cm3之间。
9.根据权利要求1所述的半导体器件，其中所述第一导电型第一掺杂层的片掺杂浓度Ns大于2.7×1011/cm2。
10.根据权利要求1所述的半导体器件，其中所述第二导电型衬底包括导电材料。
11.根据权利要求1所述的半导体器件，还包括金属层，布置在所述第二导电型衬底的后表面上以面向所述多个器件中的第一器件和第二器件。
12.根据权利要求1所述的半导体器件，其中所述第一导电型第一掺杂层的宽度等于或大于所述第一异质结界面的宽度。
13.根据权利要求1所述的半导体器件，其中，所述第一导电型第一掺杂层的厚度t和片掺杂浓度Ns满足以下方程式所示的条件：
其中Nd(z)表示第一导电型第一掺杂层的掺杂浓度，并且z表示在第一导电型第一掺杂层的深度方向上的长度。
14.一种半导体器件，包括：
衬底，包括导电型与所述衬底的导电型不同的第一掺杂层；
多个器件，在所述衬底上，其中所述多个器件包括：
第一氮化物半导体层，在所述衬底上；以及
第二氮化物半导体层，设置在所述第一氮化物半导体层与所述衬底之间以形成异质界面，
其中所述多个器件中的第一器件还包括：
第一接触，配置为被电连接至所述异质界面；以及
接触连接器，配置为将所述第一掺杂层电连接至所述第一接触，所述接触连接器穿过所述第一氮化物半导体层、第二氮化物半导体层以及所述第一掺杂层的一部分，以及其中所述多个器件中的第二器件还包括：
第二接触，配置为被电连接至所述异质界面以及所述接触连接器，其中所述第二接触包括：
栅极，设置在所述第一氮化物半导体层上；
第三接触，被配置为电连接至所述异质界面；以及
第四接触，被配置为电连接至所述异质界面以及所述接触连接器，以及
其中栅极在竖直方向上不与所述第三接触和所述第四接触重叠，
其中所述衬底还包括第二掺杂层，所述第二掺杂层被布置为环绕所述第一掺杂层的边缘，具有与所述第一掺杂层的导电类型相同的导电类型，并且具有比所述第一掺杂层的掺杂浓度低的掺杂浓度，其中所述第二掺杂层的厚度大于所述第一掺杂层的厚度，其中所述第一掺杂层包括：
上表面，面对所述第一氮化物半导体层；
下表面，与所述上表面相对；以及
侧表面，在所述下表面与所述上表面之间，以及
其中所述第二掺杂层覆盖所述第一掺杂层的侧表面和下表面的边缘部分。
15.一种半导体电路，包括：
根据权利要求2所述的半导体器件；以及
无源元件，配置为被电连接至所述半导体器件。
16.根据权利要求15所述的半导体电路，
其中所述无源元件包括：
电感器，具有配置为被连接至输入电压的第一端子和配置为被连接至所述器件连接部的第二端子；以及
电容器，配置为被连接至输出电压，
其中所述第一器件配置为被连接在所述器件连接部与所述输出电压之间，以及其中所述第二器件配置为被连接在所述器件连接部与参考电势之间。
17.根据权利要求16所述的半导体电路，其中所述第一器件和第二器件配置为响应于偏置电压交替地导通。
18.根据权利要求16所述的半导体电路，
其中所述无源元件包括：
电感器，配置为被连接在所述器件连接部与所述输出电压之间；以及
电容器，配置为被连接至所述输出电压，
其中所述第一器件配置为被连接在所述输入电压与所述器件连接部之间，以及其中所述第二器件配置为被连接在所述器件连接部与所述参考电势之间。
半导体器件和包括该器件的半导体电路
技术领域
[0001] 实施例涉及一种半导体器件和包括该半导体器件的半导体电路。
背景技术
[0005] 图1的半导体电路被实施为为一类升压变换器电路。参照图1，HFET Q响应于被施加到其栅极的偏置电压BV1而导通。当在HFET Q导通的状态下经由电感器L1施加输入电压VI时，肖特基二极管D1的阳极与参考电势之间的电压降可以是大约1V并且输出电压VO可以是大约400V。在此情况下，肖特基二极管D1阴极的电压比其阳极电压大，因此由于反偏压，肖特基二极管D1关断。然而，当HFET Q关断时，肖特基二极管D1的阳极与参考电势之间的电压降大于输出电压VO，因此肖特基二极管D1导通。于是，图1的半导体电路可以将输入电压VI增压至输出电压VO的期望电平。
[0006] 当HFET Q关断并且肖特基二极管D1导通时，由于肖特基二极管D1的漂移层(或沟道层)与衬底(未示出)之间的电势差引起的电场，背栅现象发生，从而肖特基二极管D1的漂移层部分耗尽。由于背栅现象，如图2所示，肖特基二极管D1的电阻超过正常值(曲线10)，并且在由箭头(曲线20)指示的方向上增大。发明内容
[0007] 技术问题
[0008] 实施例提供一种不管背栅现象仍具有增强电流-电压特性的半导体器件以及包括该半导体器件的半导体电路。
[0009] 技术方案
[0010] 根据本公开的实施例，一种半导体器件，包括：第二导电型衬底，包括第一第一导电型掺杂层；以及多个器件，在所述第二导电型衬底上，其中所述器件中的第一器件包括：第一氮化物半导体层，在所述第一第一导电型掺杂层上；第二氮化物半导体层，在所述第一导电型掺杂层与所述第一氮化物半导体层之间与所述第一氮化物半导体层共同形成第一异质结界面；第一接触，被电连接到所述第一异质结界面；以及接触连接器，将所述第一接触电连接至所述第一第一导电型掺杂层。
[0011] 所述器件中的第二器件可以包括：第三氮化物半导体层，在所述第二导电型衬底上；第四氮化物半导体层，在所述第二导电型衬底与所述第三氮化物半导体层之间与所述第三氮化物半导体层共同形成第二异质结界面；以及第二接触，被电连接到所述第二异质结界面。
[0012] 所述第二导电型衬底还可以包括第二第一导电型掺杂层，所述第二第一导电型掺杂层被布置为环绕所述第一第一导电型掺杂层的边缘并且具有比所述第一第一导电型掺杂层的掺杂浓度低的掺杂浓度。
[0013] 所述第三氮化物半导体层与所述第一氮化物半导体层可以一体地形成，并且所述第四氮化物半导体层与所述第二氮化物半导体层可以一体地形成。
[0014] 所述半导体器件还可以包括将所述第一接触电连接至所述第二接触的器件连接部。
[0015] 所述器件连接部、所述接触连接器、所述第一接触或所述第二接触的至少一部分可以一体地形成。
[0016] 所述第一氮化物半导体层和第二氮化物半导体层可以包括不同成份。
[0017] 所述第一氮化物半导体层和第二氮化物半导体层可以包括相同成份，其中所述第一氮化物半导体层和第二氮化物半导体层中所述成份的含量可以彼此不同。
[0018] 所述第一器件和第二器件中的每个可以包括肖特基二极管或异质结构场效应晶体管。
[0019] 所述第一接触可以包括：阴极，布置在所述第一氮化物半导体层上并且被电连接至所述第一异质结界面；以及阳极，被电连接至所述接触连接器、所述第一异质结界面和所述器件连接部。所述第二接触可以包括：漏接触，被电连接至所述第二异质结界面的第一侧和所述器件连接部；源接触，被电连接至所述第二异质结界面的第二侧；以及栅电极，在所述第三氮化物半导体层上，在所述漏接触与所述源接触之间。所述阳极、所述接触连接器、所述器件连接部或所述漏接触的至少一部分可以一体地形成。所述第一器件可以具有由所述栅电极环绕的平面形状。
[0020] 所述第一接触可以包括：第一漏接触，被电连接至所述第一异质结界面的第一侧；第一源接触，被电连接至所述第一异质结界面的第二侧、所述接触连接器和所述器件连接部；以及第一栅电极，被布置在所述第一氮化物半导体层上，在所述第一漏接触与所述第一源接触之间。
[0021] 所述第二接触可以包括：阳极，被电连接至所述第二异质结界面的第一侧；以及阴极，被电连接至所述第二异质结界面的第二侧和所述器件连接部。所述第一源接触、所述接触连接器、所述器件连接部或所述阴极的至少一部分可以一体地形成。
[0022] 所述第二接触可以包括：第二源接触，被电连接至所述第二异质结界面的第一侧；第二漏接触，被电连接至所述第二异质结界面的第二侧和所述器件连接部；以及第二栅电极，被布置在所述第三氮化物半导体层上，在所述第二源接触与所述第二漏接触之间。所述第一源接触、所述器件连接部、所述接触连接器或所述第二漏接触的至少一部分可以一体地形成。
[0023] 所述接触连接器可以包括：第一部，被连接至所述第一接触；以及第二部，从所述第一部延伸至所述第一第一导电型掺杂层的内部。所述第二部的侧壁与所述第一第一导电型掺杂层的侧壁之间的第一距离可以大于所述第二部的底表面与所述第一第一导电型掺杂层的底表面之间的第二距离。
[0024] 所述接触连接器可以以倾斜形式穿过所述第一氮化物半导体层和第二氮化物半导体层。
[0025] 所述第一第一导电型掺杂层可以在所述第二导电型衬底的深度方向上具有浓度梯度。
[0026] 所述第一第一导电型掺杂层的厚度t和片掺杂浓度(sheet doping density)Ns可以满足以下方程式所示的条件：
[0027] NS＝∫0tNd(Z)dz
[0028] 其中Nd(z)表示第一第一导电型掺杂层的掺杂浓度，并且z表示在第一第一导电型掺杂层的深度方向上的长度。
[0029] 所述第一第一导电型掺杂层的片掺杂浓度Ns可以满足以下方程式所示的条件：
[0030]
[0032] 所述第二导电型衬底的所述掺杂浓度Na可以在1×1013/cm3与5×1014/cm3之间，并且所述第一第一导电型掺杂层的所述片掺杂浓度Ns可以大于2.7×1011/cm2。
[0033] 所述第二导电型衬底可以包括导电材料。
[0034] 所述半导体器件还可以包括金属层，布置在所述第二导电型衬底的后表面上以面向所述第一器件和第二器件。
[0035] 所述第一第一导电型掺杂层的宽度可以等于或大于所述第一异质结界面的宽度。
[0036] 根据本公开的另一实施例，一种半导体器件包括：衬底；第一器件和第二器件，在所述衬底上；以及器件连接部，将所述第一器件电连接至所述第二器件，其中所述衬底包括第一掺杂层，所述第一掺杂层的导电类型不同于所述衬底的导电类型，所述第一器件包括：第一沟道层，布置在所述衬底上并且面向所述第一掺杂层；第一接触，被电连接至所述第一沟道层；以及接触连接器，将所述第一掺杂层电连接至所述第一接触，以及所述第二器件包括：第二沟道层；以及第二接触，被电连接至所述第二沟道层并且经由所述连接部被电连接至所述第一接触。
[0037] 所述衬底还可以包括第二掺杂层，所述第二掺杂层被布置为环绕所述第一掺杂层的边缘，具有与所述第一掺杂层的导电类型相同的导电类型，并且具有比所述第一掺杂层的掺杂浓度低的掺杂浓度。
[0038] 根据本公开的另一实施例，一种半导体电路，包括：上述半导体器件；以及无源元件，被电连接至所述半导体器件。
[0039] 所述无源元件可以包括：电感器，具有被连接至输入电压的第一端子和被连接至所述器件连接部的第二端子；以及电容器，被连接至输出电压，所述第一器件可以被连接在所述器件连接部与所述输出电压之间，以及所述第二器件可以被连接在所述器件连接部与参考电势之间。所述第一器件和第二器件可以响应于偏置电压交替地导通。
[0040] 所述无源元件可以包括：电感器，被连接在所述器件连接部与所述输出电压之间；以及电容器，被连接至所述输出电压，所述第一器件可以被连接在所述输入电压与所述器件连接部之间，以及所述第二器件可以被连接在所述器件连接部与所述参考电势之间。
[0041] 有益效果
[0042] 在根据实施例的半导体器件和包括半导体器件之一的半导体电路中，第一第一导电型掺杂层布置在第二导电型衬底与多个器件(布置在第二导电型衬底上)的第一器件的第一沟道层之间，从而防止第一沟道层受第一沟道层与第二导电型衬底之间引起的电场的影响，从而第一器件改善了电压/电流特性。即，可以防止第一器件的电阻增大。此外，第二第一导电型掺杂层被布置为环绕第一第一导电型掺杂层的边缘，因此可以通过分散来减小集中于第一第一导电型掺杂层的边缘上的电场，由此可以提供高击穿电压并且可以减小漏电流。附图说明
[0043] 参照以下附图可以详细描述布置和实施例，其中相似的附图标记指代相似的元件，在附图中：
[0044] 图1示出常规半导体电路；
[0045] 图2是示出图1所示的肖特基二极管的电流-电压特性的曲线图；
[0046] 图3是根据实施例的半导体器件的剖视图；
[0047] 图4是图3所示部分“A”的放大剖视图；
[0048] 图5是根据另一实施例的半导体器件的剖视图；
[0049] 图6是根据又一实施例的半导体器件的剖视图；
[0050] 图7是根据又一实施例的半导体器件的剖视图；
[0051] 图8是根据另一实施例包括图6或图7半导体器件的半导体电路的电路图；
[0052] 图9是根据又一实施例的半导体器件的剖视图；
[0053] 图10是根据又一实施例的半导体器件的剖视图；
[0054] 图11是根据又一实施例包括图9或图10半导体器件的半导体电路的电路图；
[0055] 图12是根据又一实施例的半导体器件的剖视图；
[0056] 图13是根据图3或图5的半导体器件的俯视图；
具体实施方式
[0059] 下文中，将参照附图详细地描述实施例。然而，本公开可以被实施为许多不同的形式并且不应该被解释为限于本文所陈述的实施例。而是，提供这些实施例使得本公开是彻底的和完整的，并且将本公开的范围充分地传达给本领域技术人员。
[0060] 应该理解，当元件被称为在另一元件“上”或“下”时，其可以直接地在元件上/下，也可以存在一个或更多中间层。当元件被称为“上”或“下”时，可以基于元件包括“在元件下”和“在元件上”。
[0061] 另外，空间地相对性术语，诸如“第一”或“第二”以及“上方”或“下方”在本文中可以仅仅被用于将一个实体或元件与另一个实体或元件区分开，而不一定需要或隐含这种实体或元件之间的物理或逻辑关系或顺序。
[0062] 在附图中，为了描述方便和精确起见，每层的厚度或尺寸被夸大、省略或示意性示出。另外，每个元件的尺寸并不完全反映其实际尺寸。
[0063] 图3是根据实施例的半导体器件100A的剖视图。
[0064] 参照图3，半导体器件100A包括衬底110、多个器件(例如，第一和第二器件D1A和D2A)以及器件连接部(或互连部)DC。
[0065] 衬底110可以包括导电材料。例如，衬底110可以是硅衬底、碳化硅衬底或GaN衬底，但衬底110的类型不限于上述示例。例如，衬底110可以是具有(111)晶面作为主平面的硅衬底并且具有100μm至200μm的厚度。
[0066] 根据实施例，衬底110包括第一第一导电型掺杂层170。第一第一导电型掺杂层170可以掺杂有第一导电型掺杂剂。例如，当衬底110是p型Si时，第一第一导电型掺杂层170是第一n型掺杂层，并且第一导电型掺杂剂可以包括n型掺杂剂(诸如P、As等)。在这点上，衬底110可以是与第一第一导电型掺杂层170的导电类型不同的第二导电类型。衬底110可以掺杂有第二导电型掺杂剂。例如，当衬底110是p型时，第二导电型掺杂剂可为p型掺杂剂(诸如B等)。
[0067] 第一第一导电型掺杂层170可以在第二导电型衬底110的深度方向上具有浓度梯度。例如，第一第一导电型掺杂层170的掺杂浓度可以从第一位置z1朝着第二位置z2减小。
[0068] 第一第一导电型掺杂层170的厚度t和片掺杂浓度Ns可以满足以下方程式1所示的条件。
[0069] [方程式1]
[0070] NS＝∫0tNd(Z)dz
[0071] 在方程式1中，Nd(z)表示第一第一导电型掺杂层170的掺杂浓度，z表示在第一第一导电型掺杂层170的深度方向上的长度。即，在第一位置z1处，z是0，并且随着接近第二位置z1，z增大。
[0072] 此外，第一第一导电型掺杂层170的片掺杂浓度Ns可以满足以下方程式2所示的条件。
[0073] [方程式2]
[0074]
[0075] 在方程式2中，ε表示第一第一导电型掺杂层170的介电常数，V表示第一器件D1A两端的最大反向偏置电压降，Na表示第二导电型衬底110的掺杂浓度，以及q表示电子电荷。
[0076] 当第二导电型衬底110的掺杂浓度Na过小时，其电阻率变得过高。当第二导电型衬底110的掺杂浓度Na过大时，半导体器件100A不能承受高雪崩击穿电压。因此，第二导电型衬底110的掺杂浓度Na可以在例如1×1013/cm3与5×1014/cm3之间，但实施例不限于此。此外，第一第一导电型掺杂层170的片掺杂浓度Ns必须足够高以防止在第一器件D1A的最大操作电压处穿通击穿。因此，第一第一导电型掺杂层170的片掺杂浓度Ns可以大于2.7×1011/cm2。
[0077] 此外，缓冲层120可以被布置在第二导电型衬底110上。缓冲层120减轻由构成被布置在第二导电型衬底110上的器件(例如，第一和第二器件D1A和D2A)的氮化物与第二导电型衬底110之间的晶格常数之差引起的应力，并且防止由被包含在第二导电型衬底110中的杂质引起的效果。对于该操作，缓冲层120可以包括AlN、GaN、SiC或AlGaN中的至少一种。例如，缓冲层120可以具有包括由AlN/AlGaN形成的两层的结构。当缓冲层120具有临界厚度或更大厚度时，可以防止硅原子从第二导电型衬底110扩散，因此可以防止发生回熔。对于该操作，缓冲层120可以具有几十至几百纳米的厚度，例如100nm至小于300nm。在一些实施例中，可以省略缓冲层120。
[0078] 第二导电型衬底110和缓冲层120是由多个器件共享的部件。能够被电连接到彼此的器件中的每个可以包括，例如，肖特基二极管或异质结构场效应晶体管(HFET)，但是实施例不限于此。
[0079] 虽然图3示出在水平方向上布置在第二导电型衬底110上的两个器件(即，第一和第二器件D1A和D2A)，但是器件的数量和布置不限于上述示例。
[0080] 器件中的一个，即，第一器件D1A，包括第一和第二氮化物半导体层130和140、第一接触和接触连接器CC。
[0081] 第一氮化物半导体层130布置在第一第一导电型掺杂层170上。即，第一氮化物半导体层130布置为面向第一第一导电型掺杂层170。
[0082] 第二氮化物半导体层140布置在第一第一导电型掺杂层170与第一氮化物半导体层130之间，并且与第一氮化物半导体层130共同形成第一异质结界面HJ1。于是，第一和第二氮化物半导体层130和140可以由适合于其间的异质结的材料形成。
[0083] 第一和第二氮化物半导体层130和140中的每个可以包括包含第III族元素的氮化物。例如，第一和第二氮化物半导体层130和140中的每个可以包括GaN、AlN或InN或其合金中的至少一种，但实施例不限于此。即，第一和第二氮化物半导体层130和140的材料不限于上述示例，只要第一和第二氮化物半导体层130和140通过其间的异质结形成第一沟道层CH1(或第一漂移层)。
[0084] 此外，根据一个实施例，第一和第二氮化物半导体层130和140可以包括不同的成份。例如，第一氮化物半导体层130可以包括AlGaN，并且第二氮化物半导体层140可以包括GaN。在这方面，被包含第二氮化物半导体层140中的GaN可以是非掺杂的。
[0085] 根据另一实施例，第一和第二氮化物半导体层130和140可以包括相同的成份，其中第一和第二氮化物半导体层130和140的成分的含量可以彼此不同。例如，第一和第二氮化物半导体层130和140中的每个可以包括AlXGa1-XN。在这种情况下，被包含在第一氮化物半导体层130中的AlGaN的Al含量(X＝X1)可以大于被包含在第二氮化物半导体层140中的AlGaN的Al含量(X＝X2)。例如，X1可以是0.25，X2可以是0.05，而实施例不限于上述量。
[0086] 同时，第一接触是被电连接到第一异质结界面HJ1的部分。于是，在第一接触被电连接到第一异质结界面HJ1的情形下，当第一沟道层CH1被形成在第一异质结界面HJ1下方时，第一接触可以被电连接至第一沟道层CH1。
[0087] 根据一个实施例，如图3所示，第一接触可以包括阴极C和阳极A。阴极C和阳极A可以分别被电连接到第一异质结界面HJ1的相对侧。因此，当第一沟道层CH1被形成在第一异质结界面HJ1下方的第二氮化物半导体层140的上表面处时，阴极C和阳极A可以分别被电连接到第一沟道层CH1的相对侧。
[0088] 如图3所示，阴极C可以直接接触第一异质结界面HJ1。然而，在另一实施例中，阴极C可以布置在第一氮化物半导体层130上。即，阴极C不需要被直接连接到第一异质结界面HJ1，只要阴极C被电连接到第一异质结界面HJ1即可。
[0089] 阳极A除了被电连接到第一异质结界面HJ1，还被电连接到接触连接器CC和器件连接部DC。
[0090] 阳极A可以与第一和第二氮化物半导体层130和140肖特基接触，并且阴极C可以与第一或第二氮化物半导体层130或140中的至少一个欧姆接触。
[0091] 接触连接器的CC将第一接触电连接到第一第一导电型掺杂层170。如图3所示，接触连接器CC将第一器件D1A的阳极A电连接到第一第一导电型掺杂层170。接触连接器CC可以包括具有导电性的材料，并且可以被形成为包括Cr、Ti、Al、W、Ni、Pt或Au中至少一种的单层或多层。
[0092] 图4是图3所示部分“A”的放大剖视图。
[0093] 参照图3和图4，接触连接器CC可以包括第一部CCA和第二部CCB。第一部CCA是被连接到第一接触的部分，并且可以具有穿透第一和第二氮化物半导体层130和140的形状。例如，第一部CCA可以被电连接到第一接触的阳极A。第二部CCB被形成为从第一部CCA的底表面CCA-1延伸到第一第一导电型掺杂层170的内部。虽然图3和图4示出接触连接器CC包括第一部CCA和第二部CCB两者，但是可以省略第二部CCB。当省略第二部CCB时，接触连接器CC的第一部CCA的底表面CCA-1可以电接触第一第一导电型掺杂层170。
[0094] 此外，根据实施例，第二部CCB的侧壁CCB-1与第一第一导电型掺杂层170的侧壁170-1之间的第一距离D1可以大于第二部CCB的底表面CCB-2与第一第一导电型掺杂层170的底表面170-2之间的第二距离D2。于是，在第一距离D1大于第二距离D2的情况下，当第二导电型衬底110和第一第一导电型掺杂层170被反向偏置时，其间的耗尽区可以被稳定地形成。例如，第二距离D2可以为0.5μm或更大，但实施例不限于特定值。
[0095] 另外，图3和图4所示的接触连接器CC从阳极A竖直地延伸到第一第一导电型掺杂层170，并且在第一方向上穿过第一和第二氮化物半导体层130和140。根据另一实施例，不像图3和图4所示的那样，接触连接器CC可以以倾斜形式而不是竖直形式穿过第一和第二氮化物半导体层130和140。接触连接器CC的形状并不限于上述示例，只要接触式连接器CC将第一接触电连接到第一第一导电型掺杂层170。
[0096] 同时，参照图3，器件中的另一个，即，第二器件D2A，可以包括第三氮化物半导体层150、第四氮化物半导体层160和第二接触。
[0097] 第三氮化物半导体层150被布置在第二导电型衬底110上。第三氮化物半导体层150和第一氮化物半导体层130可以一体地形成，但是实施例不限于此。
[0098] 第四氮化物半导体层160被布置在第二导电型衬底110与第三氮化物半导体层150之间。第四氮化物半导体层160和第二氮化物半导体层140可以一体地形成，但是实施例不限于此。
[0099] 第三氮化物半导体层150与第四氮化物半导体层160共同形成第二异质结界面HJ2。于是，第三和第四氮化物半导体层150和160可以由适合于其间的异质结的材料形成。
[0100] 第三和第四氮化物半导体层150和160中的每个可以包括包含第III族元素的氮化物。例如，第三和第四氮化物半导体层150和160中的每个可以包括GaN、AlN或InN或其合金中的至少一种，但实施例不限于此。
[0101] 如在第一和第二氮化物半导体层130和140中一样，第三和第四氮化物半导体层150和160的材料不限于上述示例，只要第三和第四氮化物半导体层150和160通过其间的异质结形成第二沟道层CH2(或第二漂移层)。
[0102] 此外，根据一个实施例，第三和第四氮化物半导体层150和160可以包括不同的成份。例如，第三氮化物半导体层150可以包括AlGaN，第四氮化物半导体层160可以包括GaN。在这方面，被包含第四氮化物半导体层160中的GaN可以是非掺杂的。
[0103] 根据另一实施例，第三和第四氮化物半导体层150和160可以包括相同的成份，其中第三和第四氮化物半导体层150和160的成分的含量可以彼此不同。例如，第三和第四氮化物半导体层150和160中的每个可以包括AlYGa1-YN。在这种情况下，被包含在第三氮化物半导体层150中的AlGaN的Al含量(Y＝Y1)可以大于被包含在第四氮化物半导体层160中的AlGaN的Al含量(Y＝Y2)。例如，Y1可以是0.25，Y2可以是0.05，而实施例不限于上述量。
[0104] 第二接触是被电连接到第二异质结界面HJ2的部分。于是，当第二沟道层CH2被形成在第二异质结界面HJ2下方的第四氮化物半导体层160的上表面处时，第二接触可以被电连接至第二沟道层CH2。
[0105] 根据一个实施例，第二接触可以包括栅电极G、漏接触D和源接触S。漏接触D被电连接到第二异质结界面HJ2的第一侧。因此，当第二沟道层CH2被形成在第二异质结界面HJ2下方的第四氮化物半导体层160的上表面处时，漏接触D可以被电连接到第二沟道层CH2的第一侧。另外，漏接触D还被电连接到器件连接部DC。
[0106] 源接触S被连接到第二异质结界面HJ2的第二侧。由此，当形成第二沟道层CH2时，源接触S可以被电连接到第二沟道层CH2的第二侧。如图3所示，源接触S可以直接接触第二异质结界面HJ2。根据另一实施例，源接触S可以被布置在第三氮化物半导体层150上。即，源接触S不需要被直接连接到第二异质结界面HJ2，只要源接触S被电连接到第二异质结界面HJ2即可。
[0107] 栅电极G在漏接触D与源接触S之间被布置在第三氮化物半导体层150上。尽管未示出，第二器件D2A还可以包括在栅电极G与第三氮化物半导体层150之间的栅绝缘层，但是实施例不限于此。即，可以省略栅绝缘层。
[0108] 器件连接部DC将第一接触电连接至第二接触。参照图3，器件连接部DC将第一接触的阳极A电连接至第二接触的漏接触D。
[0109] 器件连接部DC可以包括具有导电性的材料，并且可以被形成为包括Cr、Ti、Al、W、Ni、Pt或Au中至少一种的单层或多层。
[0110] 器件连接部DC、接触连接器CC、第一接触或第二接触的至少一部分可以一体地形成或单独地形成。
[0111] 图5是根据另一实施例的半导体器件100B的剖视图。
[0112] 在图3的半导体器件100A中，第一接触的阳极A、器件连接部DC、第二接触的漏接触D和接触连接器CC可以单独地形成，但实施例不限于此。即，阳极A、器件连接部DC、漏接触D或接触连接器CC的至少一部分可以一体地形成。例如，如图5所示，阳极A、接触连接器CC、器件连接部DC和漏接触D可以形成为集成层190A。除了这个差别，图5的半导体器件100B包括与图3半导体器件100A的元件相同的元件，因此本文将省略其详细描述。
[0113] 此外，根据实施例的半导体器件100A和100B还可以包括金属层180。金属层180被布置在第二导电型衬底110的后表面上以面向第一器件D1A和第二器件D2A。金属层180被布置在第二导电型基板110的后表面上以面向第一器件和第二器件。金属层180可以由与器件连接部DC的材料相同或不同的材料形成。例如，金属层180可以包括具有导电性的材料，并且可以被形成为包括例如Cr、Ni、Pt、Ti或Au中至少一种的单层或多层。
[0114] 根据一个实施例，如图3和图5所示，半导体器件100A或100B的第一器件D1A可以包括肖特基二极管并且其第二器件D2A可以包括异质结构场效应晶体管(HFET)。在这种情况下，图3的半导体器件100A和图5的半导体器件100B可以被应用于图1所示的升压变换器电路，但实施例不限于此。即，半导体器件100A和100B还可以根据其应用以各种其它形式被连接到无源元件，上述形式不同于图1的半导体器件与无源元件(例如，电感器L1和电容器C1)之间的连接。
[0115] 图1的半导体电路包括电感器L1和电容器C1作为无源元件。还示出了代表输出负载的电阻器。电感器L1具有被连接到输入电压VI的第一端子和被连接到器件连接部DC的第二端子。电容器C1被连接到输出电压VO。电容器在输出电压VO与参考电势之间与输出负载并联连接。作为第一器件D1A的肖特基二极管D1被连接在电感器L1的第二端子与输出电压VO之间，作为第二器件D2A的HFET Q被连接在电感器L1的第二端子与参考电势之间。
[0116] 下文中，为了更容易地理解实施例，将参照图1描述图3和图5的半导体器件100A和100B的操作，但是实施例不限于此。在这种情况下，图3和图5所示的第一节点N1A被连接到输出电压VO，图3和图5的第二节点N2A被连接到电感器L与HFET Q之间的接触点P1，第一偏置电压BV1被施加到图3和图5的第三节点N3A，并且图3和图5的第四和第五节点N4A和N5A中的每个被连接到参考电势，即接地。
[0117] 当经由第三节点N3A施加第一偏置电压BV1的高电平时，第二沟道层CH2形成，因此作为第二器件D2A的HFET Q导通。对于此操作，漏接触D和源接触S被电连接到第二沟道层CH2。当第三和第四氮化物半导体层150和160具有与第二异质结界面HJ2不同的晶格常数时，引起正极化电荷(诸如自发极化和压电极化电荷)，并且因此可以在第二异质结界面HJ2下方的第四氮化物半导体层160的上表面处形成与第二器件DA2的第二沟道层CH2对应的二维电子气(2-DEG)。即，当第一偏置电压BV1的高电平被施加至栅电极G并且第三和第四氮化物半导体层150和160形成异质结时，可以形成第二沟道层CH2。
[0118] 在形成第二沟道层CH2的状态下，作为第一器件D1A的肖特基二极管D1的阳极A的接触点P1的电压为1V，阴极C的输出电压VO大于1V(例如400伏)，因此作为第一器件D1A的肖特基二极管D1被反向偏置，因而没有形成第一沟道层CH1，这将肖特基二极管D1关断。
[0119] 然而，当经由第三节点N3A施加第一偏置电压BV1的低电平时，第二沟道层CH2被耗尽，因此作为第二器件D2A的HFET Q关断。在此情况下，作为第一器件D1A的肖特基二极管D1的阳极A的第一电压大于其阴极C的第二电压。例如，第一电压可以是401V，第二电压可以是400V。因此，作为第一器件D1A的肖特基二极管D1被正向偏置，从而形成第一沟道层CH1，这将肖特基二极管D1导通。当第一和第二氮化物半导体层130和140具有与第一异质结界面HJ1不同的晶格常数时，引起自发极化和压电极化电荷，并且因此可以在第一异质结界面HJ1下方的第二氮化物半导体层140的上表面处形成与第一器件D1或D1A的第一沟道层CH1对应的二维电子气(2-DEG)。
[0120] 当第一器件D1或D1A导通时，由于第一沟道层CH1与第二导电型衬底之间的电势差，可以引起电场，即，背栅现象。然而，根据实施例，第一第一导电型掺杂层170被布置在第一沟道层CH1与第二导电型衬底110之间，由此电场被阻挡，从而可以防止由于电场引起的第一通道层CH1部分耗尽。即，通过在第二导电型衬底110与第一沟道层CH1之间布置第一第一导电型掺杂层170，电场EF1仅仅存在于第二导电型衬底110内部，如图3和图5中的箭头所示，未在缓冲层120和第二氮化物半导体层140中。于是，第一第一导电型掺杂层170防止第一通道层CH1受背栅现象影响。为了令人满意地实施这种操作，第一第一导电型掺杂层170的第一宽度W1可以等于或大于第一异质结界面HJ1(即第一沟道层CH1)的第二宽度W2。
[0121] 当第一器件D1A的电势为高时，第一第一导电型掺杂层170和第二导电型衬底110在第二导电型衬底110内被反向偏置，因此第二导电型衬底110的漏电流减小。
[0122] 如上所述，在包括半导体器件100A或100B的图1的半导体电路中，可以根据所施加的第一偏置电压BV1的电平来交替地导通第一器件D1或D1A和第二器件Q或D2A。
[0123] 图6是根据又一实施例的半导体器件100C的剖视图。
[0124] 如图6所示，第一器件D1B可以包括第一HFET，第二器件D2A可以包括第二HFET。除了第一和第二接触的类型和形状不同之外，图6的半导体器件100C包括与图3半导体器件100A的元件相同的元件，因此在本文中将省略其详细描述。
[0125] 参照图6，第一接触包括第一栅电极G1、第一漏接触D1、第一源接触S1和接触连接器CC。
[0126] 第一漏接触D1被电连接到第一异质结界面HJ1的第一侧。因此，当第一沟道层CH1被形成在第一异质结界面HJ1下方时，第一漏接触D1可以被电连接至第一沟道层CH1。在这方面，如图6所示，第一漏接触D1可以被直接连接到第一异质结界面HJ1。根据另一实施例，第一漏接触D1可以被布置在第一氮化物半导体层130上。即，第一漏接触D1不需要被直接连接到第一异质结界面HJ1，只要第一漏接触D1被电连接到第一异质结界面HJ1即可。
[0127] 第一源接触S1被连接到第一异质结界面HJ1的第二侧。因此，当第一沟道层CH1被形成在第一异质结界面HJ1下方时，第一源接触S1可以被电连接至第一沟道层CH1的第二侧。另外，第一源接触S1还被电连接至接触连接器CC和器件连接部DC。
[0128] 第一栅电极G1被布置在第一氮化物半导体层130上，在第一漏接触D1与第一源接触S1之间。
[0129] 此外，图6所示的第二接触包括第二栅电极G2、第二源接触S2和第二漏接触D2。
[0130] 第二源接触S2被电连接到第二异质结界面HJ2的第一侧。因此，当第二沟道层CH2被形成在第二异质结界面HJ2下方时，第二源接触S2可以被电连接到第二沟道层CH2的第一侧。在这方面，如图6所示，第二源接触S2可以被直接连接到第二异质结界面HJ2。根据另一实施例，第二源接触S2可以被布置在第三氮化物半导体层150上，而不穿透第三氮化物半导体层150。即，第二源接触点S2不需要被直接连接到第二异质结界面HJ2，只要第二源接触点S2被电连接到第二异质结界面HJ2即可。
[0131] 第二漏接触D2被连接到第二异质结界面HJ2的第二侧。由此，当形成第二沟道层CH2时，第二漏接触D2可以被电连接到第二沟道层CH2的第二侧。此外，第二漏接触D2还被电连接到器件连接部DC。即，第二漏接触D2可以经由器件连接部DC被电连接到第一器件D1B的第一源接触S1。
[0132] 第二栅电极G2被布置在第三氮化物半导体层150上，在第二源接触S2与第二漏接触D2之间。
[0133] 图7是根据又一实施例的半导体器件100D的剖视图。
[0134] 在图6的半导体器件100C中，第一接触的第一源接触S1和接触连接器CC、器件连接部DC和第二接触的第二漏接触D2可以单独地形成，但实施例不限于此。即，第一源接触S1、接触连接器CC、器件连接部DC或第二漏接触D2的至少一部分可以一体地形成。例如，如图7所示，第一源接触S1、接触连接器CC、器件连接部DC和第二漏接触D2可以被形成为集成层190B。除了这个差别，图7的半导体器件100D包括与图6半导体器件100C的元件相同的元件，因此本文将省略其详细描述。
[0135] 图8是根据另一实施例包括图6半导体器件100C或图7半导体器件100D的半导体电路的电路图。
[0136] 图6和图7的半导体器件100C和100D可以被应用于半导体电路(诸如同步降压变换器)，如图8所示，但实施例不限于此。即，半导体器件100C和100D可以根据其应用以各种形式被耦合到无源元件。
[0137] 参照图8，半导体电路包括电感器L2和电容器C2作为无源元件。还示出了代表输出负载的电阻器R2。电感器L2被连接在对应于器件连接部DC的接触点P2与输出电压VO之间。电容器C2被连接到输出电压VO。电容器C2在输出电压VO与参考电势之间与输出负载并联连接。作为第一器件D1B的第一HFET Q1被连接在输入电压VI与接触点P2(其是器件连接部DC)之间。作为第二器件D2A的第二HFET Q2被连接在作为器件连接部DC的接触点P2与参考电势之间。
[0138] 图6和图7所示的第一节点N1B可以被连接到输入电压VI，第一偏置电压BV1可以被施加到图6和图7的第二节点N2B，图6和图7的第三节点N3B可以被连接到接触点P2，第二偏置电压BV2可以被施加到图6和图7的第四节点N4B，第五和第六节点N5B和N6A中的每个可以被连接到参考电势，即接地。
[0139] 响应于第一偏置电压BV1，第一器件D1B(例如，第一HFET Q1)导通，响应于第二偏置电压BV2，第二器件D2A(例如，第二HFET Q2)导通。第一和第二器件D1B和D2A(例如，第一和第二HFETs Q1和Q2)可以交替地导通。
[0140] 图9是根据又一实施例的半导体器件100E的剖视图。
[0141] 如图9所示，第一器件D1B可以包括HFET，第二器件D2B可以包括肖特基二极管。
[0142] 虽然图6的半导体器件100C的第二器件D2A包括第二HFET，但是图9的半导体器件100E的第二器件D2B包括肖特基二极管。除了这个差别，图9的半导体器件100E包括与图6半导体器件100C的元件相同的元件，因此本文将省略其详细描述。
[0143] 参照图9，第二接触包括阳极A和阴极C。阳极A被电连接到第二异质结界面HJ2的第一侧。因此，当第二沟道层CH2被形成在第二异质结界面HJ2下方的第四氮化物半导体层160的上表面处时，阳极A可以被电连接至第二沟道层CH2的第一侧。在这方面，如图9所示，阳极A可以被直接连接到第二异质结界面HJ2。根据另一实施例，阳极A可以被布置在第三氮化物半导体层150上。即，阳极A不需要直接连接到第二异质结界面HJ2，只要阳极A被电连接到第二异质结界面HJ2即可。
[0144] 通过穿透第三氮化物半导体层150，阴极C被电连接到第二异质结界面HJ2的第二侧HJ2。由此，当第二沟道层CH2被形成在第二异质结界面HJ2下方的第四氮化物半导体层160的上表面处时，阴极C可以被电连接到第二沟道层CH2的第二侧。此外，阴极C经由器件连接部DC被电连接到源接触S。
[0145] 图10是根据又一实施例的半导体器件100F的剖视图。
[0146] 在图9的半导体器件100E中，第一接触的源接触S和接触连接器CC、器件连接部DC以及第二接触的阴极C可以单独地形成，但实施例不限于此。即，源接触S、接触连接器CC、器件连接部DC或阴极C的至少一部分可以一体地形成。例如，如图10所示，源接触S、接触连接器CC、器件连接部DC和阴极C可以被形成为集成层190。除了这个差别，图10的半导体器件100F包括与图9半导体器件100E的元件相同的元件，因此本文将省略其详细描述。
[0147] 图11是根据又一实施例包括图9半导体器件100E或图10半导体器件100F的半导体电路的电路图。
[0148] 图9和图10的半导体器件100E和100F可以被应用于半导体电路，诸降压变换器(或DC稳压器)，如图11所示，但是本公开的实施例并不限于此。即，半导体器件100E和100F可以根据其应用以各种形式被耦合到无源元件。
[0149] 除了图11的半导体电路包括肖特基二极管D2代替图8的半导体电路的第二HFET Q2之外，图11的半导体电路包括与图8半导体电路的元件相同的元件，并且因此本文将省略其详细描述。即，图11的半导体电路的无源元件的连接类型与图8所示的一样。当施加第一偏置电压BV1的高电平时，作为第一器件D1B的第一HFET Q1可以导通，并且当施加第一偏置电压BV1的低电平时，作为第一器件D1B的第一HFET Q1可以关断，另外，当第一HFET Q1关断时，作为第二器件D2B的肖特基二极管D2可以导通，当第一HFET Q1导通时，作为第二器件D2B的肖特基二极管D2可以关断。
[0150] 参照图11，图9和图10所示的第一节点N1C可以被连接到输入电压VI，第一偏置电压BV1可以被施加到图9和图10的第二节点N2C，图9和图10的第三节点N3C可以被连接到接触点P3，并且图9和图10的第四和第五节点N4C和N5C中的每个可以被连接到参考电势，即接地。
[0151] 现在将示意性地描述图11的半导体电路的操作。当响应于第一偏置电压BV1的低电平，第一HFET Q1关断时，DC输入电压VI的供给停止，所以由于电容器C2的相对端子之间的电压，电流在电阻器R2和肖特基二极管D2中流动，并且在电感器L2中积累能量。
[0152] 在这方面，当响应于第一偏置电压BV1的高电平，第一HFET Q1导通时，肖特基二极管D2关断，并且DC输入电压VI经由电感器L2在电容器C2中充电。同时，电流流向电阻器R2。
[0153] 因此，在图11所示的半导体电路中，当过量电压被施加到电阻器R2时，根据第一偏置电压BV1控制第一HFET Q1的关断，从而可以使输出电压VO稳定。
[0154] 图12是根据又一实施例的半导体器件100G的剖视图。
[0155] 参照图12，半导体器件100G的第二导电型衬底110还可以包括第二第一导电型掺杂层172。除了这个差别，图12的半导体器件100G包括与图3半导体器件100A的元件相同的元件，因此本文将省略其详细描述。
[0156] 第二第一导电型掺杂层172被布置为环绕第一第一导电型掺杂层170的边缘。另外，第二第一导电型掺杂层172的掺杂浓度可以低于第一第一导电型掺杂层170的掺杂浓度。这样，通过在第一第一导电型掺杂层170的边缘上布置第二第一导电型掺杂层172，可以通过分散来减小集中于第一第一导电型掺杂层170的边缘上的电场EF2。由于这种结构，可以增大半导体器件100G的击穿电压，并且可以减小其漏电流。
[0157] 虽然未示出，和图12的半导体器件100G一样，图5至图7、图9和图10中分别示出的半导体器件100B、100C、100D、100E和100F也可以进一步包括布置在第一第一导电型掺杂层170的边缘上的第二第一导电型掺杂层172。
[0158] 在上述半导体器件100A至100G中，栅电极G、G1和G2可以包括金属材料。例如，栅电极G、G1和G2可以包括难熔金属或其混合物。在另一实施例中，栅电极G、G1和G2可以被形成为包括镍(Ni)、金(Au)、铂(Pt)、钽(Ta)、氮化钽(TaN)、氮化钛(TiN)、钯(Pd)、钨(W)或硅化钨(WSi2)中至少一种的单层或多层。例如，栅电极G、G1和G2可以具有包括由Ni/Au形成的多层或由Pt形成的单层的结构。
[0159] 此外，源接触S、S1和S2和漏接触D、D1和D2中的每个可以由金属形成。此外，源接触S、S1和S2和漏接触D、D1和D2中的每个可以包括与栅电极G、G1和G2的材料相同的材料。此外，源接触S、S1和S2和漏接触D、D1和D2中的每个可以由具有欧姆特性的材料形成。例如，源接触S、S1和S2和漏接触D、D1和D2中的每个可以被形成为包括铝(Al)、钛、铬(Cr)，镍、铜(Cu)、金，或钼(Mo)中至少一种的单层或多层。例如，源接触S、S1和S2和漏接触D、D1和D2中的每个可以具有包括由Ti/Al或Ti/Mo形成的多层的结构。
[0160] 此外，阴极C可以由具有欧姆特性的金属材料形成。例如，阴极C可以被形成为包括Al、Ti、Cr、Ni、Cu或Au中至少一种的单层或多层。另外，阳极A可以包括金属材料。例如，阳极A可以包括难熔金属或其混合物。在另一实施例中，阳极A可以包括Pt、锗(Ge)、Cu、Cr、Ni、Au、Ti、Al、Ta、TaN、TiN、Pd、W或WSi2中的至少一种。
[0161] 图13是根据图3的半导体器件100A或图5的半导体器件100B的俯视图。
[0162] 分别示出半导体器件100A和100B的图3和图5对应于沿图13的线B-B'截取的部分剖视图，但是本公开的实施例并不限于图13所示的俯视图。
[0163] 在图13所示的半导体器件100A或100B中，附图标记“200”表示在半导体器件100A或100B被实施为芯片的情形时的芯片边缘。参照图13，半导体器件100A和100B中的每个包括阳极A、阴极C、栅电极G、漏极/阳极接合焊盘202、源极接合焊盘204、栅极接合焊盘206、阴极接合焊盘208、漏接触D和源接触S。
[0164] 漏极/阳极接合焊盘202是阳极A和漏接触D被电连接至此的部分。源极接合焊盘204是源接触S被电连接至此的部分。栅极接合焊盘206是栅电极G被电连接至此的部分。阴极接合焊盘208是阴极C被电连接至此的部分。
[0165] 参照图13，第一第一导电型掺杂层170被布置为面对第一器件D1A的阳极A和的阴极键合焊盘208。即，第一第一导电型掺杂层170被布置在第一器件D1A正下方，并且接触连接器CC朝着第一第一导电型掺杂层170延伸以被连接至此。
[0166] 此外，第一器件D1A可以具有由第二接触环绕的平面形状。例如，如图13所示，第一器件D1A可以具有由栅电极G(其是第二接触)环绕的平面形状。这样，当第一器件D1A被第二接触环绕时，可以防止漏电流经由边缘200流至第二导电型衬底110。
[0167] 同时，如果假定根据上述实施例的半导体器件100A至100G的第一器件D1、D1A和D1B不包括第一第一导电型掺杂层170和第二第一导电型掺杂层172，则可以理解上述实施例的有益效果。在上述假设下，由于第一沟道层CH1与第二导电型衬底110之间引起的电场，所以可能减小第一沟道层CH1的电子片浓度ns，如以下方程式3所示。
[0168] [方程式3]
[0169]
[0170] 在方程式3中，ns0表示当在第一沟道层CH1与第二导电型衬底110之间没有引起电场时，即，当第一沟道层CH1中没有部分耗尽时，作为第一沟道层CH1的2-DEG层的电子片浓度，E表示第一沟道层CH1与第二导电型衬底110之间的电场，ε表示第二氮化物半导体层140和缓冲层120中每个的介电常数，q表示电子的电荷，t表示第一沟道层CH1与第二导电型衬底110之间的距离，并且VO表示输出电压。
[0171] 如方程式3所示，当作为第一沟道层CH1的2-DEG层的电子片浓度减小时，第一器件的电阻RD1可以增大，如以下方程式4所示。
[0172] [方程式4]
[0173]
[0174] 在方程式4中，参照图3和图5，W2表示阳极A与阴极C之间的距离，μe表示电子的迁移率，并且WD1表示第一器件的总宽度。于是，当第一器件的电阻RD1增大时，图2所示的电流-电压特性可以恶化，如曲线20所示。
[0175] 然而，在根据实施例的半导体器件100A至100G中，通过在第一沟道层CH1与第二导电型衬底110之间形成第一第一导电型掺杂层170，防止了第一沟道层CH1与第二导电型衬底110之间的电场对第一第一沟道层CH1的影响，由此第一沟道层CH1可以保持恒定电子密度。因此，第一器件的电阻不增大，并且可以保持如图2的曲线10所示的电流-电压特性。
[0176] 下文中，将参照图14a至图14e描述制造图5的上述半导体器件100B的方法，但本公开的实施例并不限于此。即，除了利用图14a至图14e所示的方法之外，还可以利用其它方法制造半导体器件100B。此外，明显的是，也可以通过由本领域技术人员修改图14a至图14e所示的制造方法来制造半导体器件100A和100C至100G。
[0177] 图14a至图14e是顺序地示出制造图5的半导体器件100B的方法的剖视图。
[0178] 参照图14a，制备衬底110。
[0179] 衬底110可以包括导电材料。例如，衬底110可以是硅衬底、碳化硅衬底或GaN衬底，但衬底110的类型不限于上述示例。例如，衬底110可以是具有(111)晶面作为主平面的硅衬底并且具有100μm至200μm的厚度。
[0180] 接着，为衬底110掺杂有第二导电型掺杂剂，例如，p型掺杂剂(诸如B等)，以便衬底110具有第二导电类型。
[0181] 此后，参照图14b，离子被局部地注入第二导电型衬底110的区域中(在该区域中将要形成第一器件)，其中，以将第一第一导电型掺杂层170形成为厚度t。例如，当第一第一导电型掺杂层170是第一n型掺杂层时，可以通过将诸如P、AS等的n型掺杂剂离子注入至第二导电型衬底110来形成第一第一导电型掺杂层170。
[0182] 此外，第一第一导电型掺杂层170可以被形成为使其在第二导电型衬底110的深度方向上具有浓度梯度。例如，第一第一导电型掺杂层170可以被形成为具有从第二导电型衬底110的上部到其下部的渐减掺杂浓度。
[0183] 接着，参照图14c，缓冲层120、第二氮化物半导体层140以及第一氮化物半导体层130被顺序地堆叠在第二导电型衬底110上。
[0184] 缓冲层120可以包括AlN、GaN、SiC或AlGaN中的至少一种。当缓冲层120具有临界厚度或更大厚度时，可以防止硅原子从第二导电型衬底110扩散，因此可以防止发生回熔。对于该操作，缓冲层120可以具有几十至几百纳米的厚度，例如100nm至小于300nm。在一些实施例中，可以省略缓冲层120。
[0185] 可以通过例如有机金属化学气相沉积(MOCVD)使用包含第III族元素的氮化物来形成第一和第二氮化物半导体层130和140中的每个。在这方面，第一和第三氮化物半导体层130和150是相同的，第二和第四氮化物半导体层140和160是相同的。
[0186] 随后，参照图14d，通过穿透第一和第二氮化物半导体层130和140以及缓冲层120来形成被电连接到第一第一导电型掺杂层170的接触连接器CC。例如，可以通过形成通孔(未示出，该通孔穿透第一和第二氮化物半导体层130和140以及缓冲层120)并且使用金属材料填充通孔来形成接触连接器CC，但本公开的实施例不限于此。接触连接器CC可以包括具有导电性的材料，并且可以被形成为包括Cr、W、Ti或Au中至少一种的单层或多层。
[0187] 此后，参照图14e，同时形成阴极C、阳极A、栅电极G、漏接触D、源接触S、器件连接部DC和金属层180。于是，阳极A、阴极C、栅电极G、源接触S和漏接触D可以由相同的材料形成，但是本发明的实施例不限于此。阴极C、阳极A、栅电极G、源接触S、漏接触D、器件连接部DC和金属层180中的每个可以被形成为包括Ni、Au、Pt、Ta、TaN、TiN、Pd、W或WSi2中至少一种的单层或多层。
[0188] 在另一实施例中，阳极A、阴极C、栅电极G、源接触S、漏接触D、器件连接部DC和金属层180可以由不同的材料形成。例如，栅电极G可以具有包括由Ni/Au形成的多层或由Pt形成的单层的结构，源接触S和漏接触D中的每个可以被形成为由Ti/Al或Ti/Mo形成的多层。另外，阳极A可以由难熔金属或其混合物形成，阴极C可以由具有欧姆特性的金属制成。器件连接部DC和金属层180中的每个可以被形成为包括Cr、Al、Cu、Ti或Au中至少一种的单层或多层。
[0189] 根据上述实施例的半导体器件可以被应用于各种半导体电路，诸如DC至DC变换器、AC到DC变换器、AC到AC变换器、DC至AC变换器、三相电路电动机、DC稳压器等。
[0190] 另外，上述半导体电路可以被应用于各种装置。例如，图11所示的半导体电路可以被应用至三相感应电动机驱动装置。
[0191] 在下文中，将描述包括根据上述实施例的半导体电路的三相感应电动机驱动装置的配置和操作。
[0192] 图15是根据实施例的三相感应电动机驱动装置的方框图。参照图15，三相感应电动机驱动装置包括三相电源310、整流器单元320、DC稳压器330、变换单元340和三相感应电动机350。
[0193] 三相电源310将三相电压提供给整流器单元320。例如，从三相电源310施加给整流器单元320的电压可以是380V。整流器单元320对三相电源310供给的电压整流，并且将整流后电压输出至DC稳压器330。例如，由整流器单元320整流的电压可以是630V。
[0194] 通过降低整流后电压的电平，DC稳压器330稳定整流器单元320整流的电压，并且将稳定后电压输出至变换单元340。在这方面，DC稳压器330可以对应于图11的半导体电路。已经参照图11描述了DC稳压器330的操作。
[0195] 变换单元340将从DC稳压器330输出的稳定后电压变换为三相AC电压，并且将三相AC电压输出到三相感应电动机350。由从变换单元340输出的三相AC电压来驱动三相感应电动机350。
[0196] 虽然已经参照许多说明性实施例描述了实施例，但是应该理解本领域技术人员能想到将属于本公开的精神和原理范围内的许多其他的变型和实施例。更具体地，在本公开、附图和所附权利要求的范围内，主题组合布置的组成部件和/或布置可以有各种变型和修改。除了组成部件和/或布置的变型或修改之外，替代使用对本领域技术人员也将是显而易见的。
[0197] 发明方式
[0198] 在具体实施方式中已经描述了各种实施例。
[0199] 工业实用性
[0200] 根据上述实施例的半导体器件可以被应用于各种半导体电路，诸如DC至DC变换器、AC到DC变换器、AC到AC变换器、DC至AC变换器、三相电路电动机、DC稳压器等，并且根据上述实施例的半导体电路可以被应用于各种装置(诸如三相感应电动机驱动装置等)。
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